参数资料
| 型号： | XIO2200AGGW |
| 厂商： | Texas Instruments |
| 文件页数： | 105/202页 |
| 文件大小： | 0K |
| 描述： | IC PCI-EXPRESS/BUS BRIDGE 176BGA |
| 产品培训模块： | PCI Express Basics |
| 标准包装： | 126 |
| 应用： | PCI Express 至 PCI 转换桥 |
| 接口： | PCI |
| 电源电压： | 1.35 V ~ 1.65 V，3 V ~ 3.6 V |
| 封装/外壳： | 176-LFBGA |
| 供应商设备封装： | 176-BGA MICROSTAR（15x15） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
| 产品目录页面： | 882 (CN2011-ZH PDF) |
| 配用： | XIO2200AEVM-ND - XIO2200AEVM |
| 其它名称： | 296-19617 |
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Electrical Characteristics
180
March 5 2007 June 2011
SCPS154C
11. A TRX-EYE = 0.40 UI provides for a total sum of 0.60 UI deterministic and random jitter budget for the transmitter and interconnect
collected any 250 consecutive UIs. The TRX-EYE-MEDIAN-to-MAX-JITTER specification ensures a jitter distribution in which the median
and the maximum deviation from the median is less than half of the total UI jitter budget collected over any 250 consecutive TX UIs.
It must be noted that the median is not the same as the mean. The jitter median describes the point in time where the number of
jitter points on either side is approximately equal as opposed to the averaged time value. If the clocks to the RX and TX are not derived
from the same reference clock, then the TX UI recovered from 3500 consecutive UIs must be used as the reference for the eye
diagram.
12. The receiver input impedance results in a differential return loss greater than or equal to 15 dB with the P line biased to 300 mV and
the N line biased to 300 mV and a common mode return loss greater than or equal to 6 dB (no bias required) over a frequency range
of 50 MHz to 1.25 GHz. This input impedance requirement applies to all valid input levels. The reference impedance for return loss
measurements for is 50 Ω to ground for both the P and N line (i.e., as measured by a Vector Network Analyzer with 50-Ω probes).
The series capacitors CTX is optional for the return loss measurement.
13. Impedance during all link training status state machine (LTSSM) states. When transitioning from a PCI Express reset to the detect
state (the initial state of the LTSSM) there is a 5-ms transition time before receiver termination values must be met on the
unconfigured lane of a port.
14. The RX dc common mode impedance that exists when no power is present or PCI Express reset is asserted. This helps ensure that
the receiver detect circuit does not falsely assume a receiver is powered on when it is not. This term must be measured at 300 mV
above the RX ground.
11.5 PCI Express Differential Reference Clock Input Ranges
PARAMETER
TERMINALS
MIN
NOM
MAX
UNITS
COMMENTS
fIN-DIFF
Differential input
frequency
REFCLK+
REFCLK
100
MHz
The input frequency is 100 MHz + 300 ppm and
2800 ppm including SSC-dictated variations.
fIN-SE
Single-ended input
frequency
REFCLK+
125
MHz
The input frequency is 125 MHz + 300 ppm and
300 ppm.
VRX-DIFFp-p
Differential input
peak-to-peak voltage
REFCLK+
REFCLK
0.175
1.200
V
VRX-DIFFp-p = 2*|VREFCLK+ VREFCLK|
VIH-SE
REFCLK+
0.7 VDD_33
VDD_33
V
Single-ended, reference clock mode high-level
input voltage
VIL-SE
REFCLK+
0
0.3 VDD_33
V
Single-ended, reference clock mode low-level
input voltage
VRX-CM-ACp
AC peak common
mode input voltage
REFCLK+
REFCLK
140
mV
VRX-CM-ACp = RMS(|VREFCLK+ + VREFCLK|/2 –
VRX-CM-DC)
VRX-CM-DC = DC(avg) of |VREFCLK+ + VREFCLK|/2
Duty cycle
REFCLK+
REFCLK
40%
60%
Differential and single-ended waveform input duty
cycle
ZRX-DIFF-DC
DC differential input
impedance
REFCLK+
REFCLK
20
kΩ
REFCLK+/ dc differential mode impedance
ZRX-DC
DC input impedance
REFCLK+
REFCLK
20
kΩ
REFCLK+ dc single-ended mode impedance
NOTE 15: The XIO2200A is compliant with the defined system jitter models for a PCI-Express reference clock and associated TX/RX link. These
system jitter models are described in the PCI-Express Jitter Modeling, Revision 1.0RD document. Any usage of the XIO2200A in a
system configuration that does not conform to the defined system jitter models requires the system designer to validate the system jitter
budgets.
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