参数资料
| 型号： | XIO2200AGGW |
| 厂商： | Texas Instruments |
| 文件页数： | 88/202页 |
| 文件大小： | 0K |
| 描述： | IC PCI-EXPRESS/BUS BRIDGE 176BGA |
| 产品培训模块： | PCI Express Basics |
| 标准包装： | 126 |
| 应用： | PCI Express 至 PCI 转换桥 |
| 接口： | PCI |
| 电源电压： | 1.35 V ~ 1.65 V，3 V ~ 3.6 V |
| 封装/外壳： | 176-LFBGA |
| 供应商设备封装： | 176-BGA MICROSTAR（15x15） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
| 产品目录页面： | 882 (CN2011-ZH PDF) |
| 配用： | XIO2200AEVM-ND - XIO2200AEVM |
| 其它名称： | 296-19617 |
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1394 OHCI Memory-Mapped TI Extension Register Space
165
March 5 2007 June 2011
SCPS154C
9
1394 OHCI Memory-Mapped TI Extension Register Space
The TI extension base address register provides a method of accessing memory-mapped TI extension
registers. See Section 7.9, TI Extension Base Address Register, for register bit field details. See Table 91
for the TI extension register listing.
Table 91. TI Extension Register Map
REGISTER NAME
OFFSET
Reserved
00hA7Fh
Isochronous Receive DV Enhancement Set
A80h
Isochronous Receive DV Enhancement Clear
A84h
Link Enhancement Control Set
A88h
Link Enhancement Control Clear
A8Ch
Isochronous Transmit Context 0 Timestamp Offset
A90h
Isochronous Transmit Context 1 Timestamp Offset
A94h
Isochronous Transmit Context 2 Timestamp Offset
A98h
Isochronous Transmit Context 3 Timestamp Offset
A9Ch
Isochronous Transmit Context 4 Timestamp Offset
AA0h
Isochronous Transmit Context 5 Timestamp Offset
AA4h
Isochronous Transmit Context 6 Timestamp Offset
AA8h
Isochronous Transmit Context 7 Timestamp Offset
AACh
9.1
DV and MPEG2 Timestamp Enhancements
The DV timestamp enhancements are enabled by bit 8 (enab_dv_ts) in the link enhancement control register
located at PCI offset F4h and are aliased in TI extension register space at offset A88h (set) and A8Ch (clear).
The DV and MPEG transmit enhancements are enabled separately by bits in the link enhancement control
register located in PCI configuration space at PCI offset F4h. The link enhancement control register is also
aliased as a set/clear register in TI extension space at offset A88h (set) and A8Ch (clear).
Bit 8 (enab_dv_ts) of the link enhancement control register enables DV timestamp support. When enabled,
the link calculates a timestamp based on the cycle timer and the timestamp offset register and substitutes it
in the SYT field of the CIP once per DV frame.
Bit 10 (enab_mpeg_ts) of the link enhancement control register enables MPEG timestamp support. Two
MPEG time stamp modes are supported. The default mode calculates an initial delta that is added to the
calculated timestamp in addition to a user-defined offset. The initial offset is calculated as the difference in the
intended transmit cycle count and the cycle count field of the timestamp in the first TSP of the MPEG2 stream.
The use of the initial delta can be controlled by bit 31 (DisableInitialOffset) in the timestamp offset register (see
Section 9.5).
The MPEG2 timestamp enhancements are enabled by bit 10 (enab_mpeg_ts) in the link enhancement control
register located at PCI offset F4h and aliased in TI extension register space at offset A88h (set) and A8Ch
(clear).
When bit 10 (enab_mpeg_ts) is set to 1b, the hardware applies the timestamp enhancements to isochronous
transmit packets that have the tag field equal to 01b in the isochronous packet header and a FMT field equal
to 10h.
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