参数资料
| 型号： | XIO2200AGGW |
| 厂商： | Texas Instruments |
| 文件页数： | 47/202页 |
| 文件大小： | 0K |
| 描述： | IC PCI-EXPRESS/BUS BRIDGE 176BGA |
| 产品培训模块： | PCI Express Basics |
| 标准包装： | 126 |
| 应用： | PCI Express 至 PCI 转换桥 |
| 接口： | PCI |
| 电源电压： | 1.35 V ~ 1.65 V，3 V ~ 3.6 V |
| 封装/外壳： | 176-LFBGA |
| 供应商设备封装： | 176-BGA MICROSTAR（15x15） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
| 产品目录页面： | 882 (CN2011-ZH PDF) |
| 配用： | XIO2200AEVM-ND - XIO2200AEVM |
| 其它名称： | 296-19617 |
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1394 OHCI Memory-Mapped Register Space
127
March 5 2007 June 2011
SCPS154C
8
1394 OHCI Memory-Mapped Register Space
The OHCI registers defined by the 1394 Open Host Controller Interface Specification are memory-mapped
into a 2K-byte region of memory pointed to by the OHCI base address register at offset 10h in PCI configuration
space (see Section 7.8). These registers are the primary interface for controlling the IEEE 1394 link function.
This section provides the register interface and bit descriptions. Several set/clear register pairs in this
programming model are implemented to solve various issues with typical read-modify-write control registers.
There are two addresses for a set/clear register: RegisterSet and RegisterClear. See Table 81 for a register
listing. A 1 bit written to RegisterSet causes the corresponding bit in the set/clear register to be set to 1b; a
0 bit leaves the corresponding bit unaffected. A 1 bit written to RegisterClear causes the corresponding bit
in the set/clear register to be cleared; a 0 bit leaves the corresponding bit in the set/clear register unaffected.
Typically, a read from either RegisterSet or RegisterClear returns the contents of the set or clear register,
respectively. However, sometimes reading the RegisterClear provides a masked version of the set or clear
register. The interrupt event register is an example of this behavior.
Table 81. OHCI Register Map
DMA CONTEXT
REGISTER NAME
ABBREVIATION
OFFSET
—
OHCI version
Version
00h
GUID ROM
GUID_ROM
04h
Asynchronous transmit retries
ATRetries
08h
CSR data
CSRData
0Ch
CSR compare
CSRCompareData
10h
CSR control
CSRControl
14h
Configuration ROM header
ConfigROMhdr
18h
Bus identification
BusID
1Ch
Bus options
BusOptions
20h
GUID high
GUIDHi
24h
GUID low
GUIDLo
28h
Reserved
—
2Ch30h
Configuration ROM mapping
ConfigROMmap
34h
Posted write address low
PostedWriteAddressLo
38h
Posted write address high
PostedWriteAddressHi
3Ch
Vendor ID
VendorID
40h
Reserved
—
44h4Ch
Host controller control
HCControlSet
50h
Host controller control
HCControlClr
54h
Reserved
—
58h5Ch
Self-ID
Reserved
—
60h
Self-ID buffer pointer
SelfIDBuffer
64h
Self-ID count
SelfIDCount
68h
Reserved
—
6Ch
—
Isochronous receive channel mask high
IRChannelMaskHiSet
70h
Isochronous receive channel mask high
IRChannelMaskHiClear
74h
Isochronous receive channel mask low
IRChannelMaskLoSet
78h
Isochronous receive channel mask low
IRChannelMaskLoClear
7Ch
One or more bits in this register are reset by a PCI Express reset (PERST), a GRST, or the internally-generated power-on reset.
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