参数资料
| 型号： | AD9548BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 106/112页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 88LFCSP |
| 产品变化通告： | AD9548 Mask Change 20/Oct/2010 |
| 标准包装： | 1 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 88-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 88-LFCSP-VQ（12x12） |
| 包装： | 托盘 |
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Data Sheet
AD9548
Rev. E | Page 93 of 112
OPERATIONAL CONTROLS (REGISTER 0x0A00 TO REGISTER 0x0A10)
Table 119. General Power-Down
Address
Bits
Bit Name
Description
0x0A00
[7]
Reset sans reg map
Reset internal hardware but retain programmed register values.
0 (default) = normal operation.
1 = reset.
[6]
Unused
[5]
SYSCLK power-down
Place SYSCLK input and PLL in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
[4]
Reference power-
down
Place reference clock inputs in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
[3]
TDC power-down
Place the time-to-digital converter in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
[2]
DAC power-down
Place the DAC in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
[1]
Dist power-down
Place the clock distribution outputs in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
[0]
Full power-down
Place the entire device in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
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PDF描述 |
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参数描述 |
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