参数资料
| 型号： | AD9548BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 80/112页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 88LFCSP |
| 产品变化通告： | AD9548 Mask Change 20/Oct/2010 |
| 标准包装： | 1 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 88-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 88-LFCSP-VQ（12x12） |
| 包装： | 托盘 |
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Data Sheet
AD9548
Rev. E | Page 7 of 112
REFERENCE INPUTS (REFA/REFAA TO REFD/REFDD)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DIFFERENTIAL OPERATION
Frequency Range
Sinusoidal Input
10
750
MHz
LVPECL Input
1
750 × 106
Hz
LVDS Input
1
750 × 106
Hz
Minimum Input Slew Rate
40
V/μs
Minimum limit imposed for jitter
performance
Common-Mode Input Voltage
2
V
Internally generated
Differential Input Voltage Sensitivity
±65
mV
Minimum differential voltage across
pins required to ensure switching
between logic levels; the
instantaneous voltage on either pin
must not exceed the supply rails
Input Resistance
25
k
Input Capacitance
3
pF
Minimum Pulse Width High
620
ps
Minimum Pulse Width Low
620
ps
SINGLE-ENDED OPERATION
Frequency Range (CMOS)
1
250 ×106
Hz
Minimum Input Slew Rate
40
V/μs
Minimum limit imposed for jitter
performance
Input Voltage High (VIH)
1.2 V to 1.5 V Threshold Setting
0.9
V
1.8 V to 2.5 V Threshold Setting
1.2
V
3.0 V to 3.3 V Threshold Setting
1.9
V
Input Voltage Low (VIL)
1.2 V to 1.5 V Threshold Setting
0.27
V
1.8 V to 2.5 V Threshold Setting
0.5
V
3.0 V to 3.3 V Threshold Setting
1.0
V
Input Resistance
45
k
Input Capacitance
3
pF
Minimum Pulse Width High
1.5
ns
Minimum Pulse Width Low
1.5
ns
REFERENCE MONITORS
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
REFERENCE MONITORS
Reference Monitor
Loss of Reference Detection
Time
1.2
sec
Calculated using the nominal phase detector period
Frequency Out-of Range Limits
9.54 × 107
0.1
Δf/fREF
Programmable (lower bound subject to quality of SYSCLK)
Validation Timer
0.001
65.535
sec
Programmable in 1 ms increments
Redetect Timer
0.001
65.535
sec
Programmable in 1 ms increments
1
fREF is the frequency of the active reference; R is the frequency division factor determined by the R-divider.
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