参数资料
| 型号： | AD9548BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 69/112页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 88LFCSP |
| 产品变化通告： | AD9548 Mask Change 20/Oct/2010 |
| 标准包装： | 1 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 88-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 88-LFCSP-VQ（12x12） |
| 包装： | 托盘 |
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AD9548
Data Sheet
Rev. E | Page 6 of 112
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SYSTEM CLOCK PLL ENABLED
PLL Output Frequency Range
900
1000
MHz
Phase-Frequency Detector (PFD) Rate
150
MHz
Frequency Multiplication Range
6
255
Assumes valid system clock and PFD rates
VCO Gain
70
MHz/V
High Frequency Path
Input Frequency Range
100.1
500
MHz
Minimum Input Slew Rate
200
V/μs
Minimum limit imposed for jitter
performance
Frequency Divider Range
1
8
Binary steps (M = 1, 2, 4, 8)
Common-Mode Voltage
1
V
Internally generated
Differential Input Voltage Sensitivity
100
mV p-p
Minimum voltage across pins required to
ensure switching between logic states;
the instantaneous voltage on either pin
must not exceed the supply rails; can
accommodate single-ended input by ac
grounding unused input
Input Capacitance
3
pF
Single-ended, each pin
Input Resistance
2.5
k
Low Frequency Path
Input Frequency Range
3.5
100
MHz
Minimum Input Slew Rate
50
V/μs
Minimum limit imposed for jitter
performance
Common-Mode Voltage
1.2
V
Internally generated
Differential Input Voltage Sensitivity
100
mV p-p
Minimum voltage across pins required to
ensure switching between logic states;
the instantaneous voltage on either pin
must not exceed the supply rails; can
accommodate single-ended input by ac
grounding unused input
Input Capacitance
3
pF
Single-ended, each pin
Input Resistance
4
k
Crystal Resonator Path
Crystal Resonator Frequency Range
10
50
MHz
Fundamental mode, AT cut
Maximum Crystal Motional Resistance
100
See the System Clock Inputs section for
recommendations
DISTRIBUTION CLOCK INPUTS (CLKINP/CLKINN)
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DISTRIBUTION CLOCK INPUTS (CLKINP/CLKINN)
Input Frequency Range
62.5
500
MHz
Minimum Slew Rate
75
V/μs
Minimum limit imposed for jitter
performance.
Common-Mode Voltage
700
mV
Internally generated.
Differential Input Voltage Sensitivity
100
mV p-p
Capacitive coupling required; can
accommodate single-ended input
by ac grounding unused input; the
instantaneous voltage on either pin
must not exceed the supply rails.
Differential Input Power Sensitivity
15
dBm
The same as voltage sensitivity but
specified as power into a 50 load.
Input Capacitance
3
pF
Input Resistance
5
k
Each pin has a 2.5 k internal dc-
bias resistance.
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PDF描述 |
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参数描述 |
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