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参数资料
| 型号： | ADSP-21161NCCAZ100 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 35/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225MBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 主机接口，连接端口，串行端口 |
| 时钟速率： | 100MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.80V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 225-BGA，CSPBGA |
| 供应商设备封装： | 225-CSPBGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | ADSP21161NCCAZ100 |
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Rev. C
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January 2013
DMA Handshake
These specifications describe the three DMA handshake modes.
In all three modes DMAR is used to initiate transfers. For hand-
shake mode, DMAG controls the latching or enabling of data
externally. For external handshake mode, the data transfer is
controlled by the ADDR23–0, RD, WR, MS3–0, ACK, and
DMAG signals. For Paced Master mode, the data transfer is
controlled by ADDR23–0, RD, WR, MS3–0, and ACK (not
DMAG). For Paced Master mode, the Memory Read-Bus Mas-
ter, Memory Write-Bus Master, and Synchronous Read/Write-
Bus Master timing specifications for ADDR23–0, RD, WR,
MS3–0, DATA47–16, and ACK also apply.
Table 25. DMA Handshake
100 MHz
110 MHz
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tSDRC
DMARx Setup Before CLKIN1
3.5
ns
tWDR
DMARx Width Low
(Nonsynchronous)2
tCCLK+4.5
ns
tSDATDGL
Data Setup After DMAGx Low3
tCKOP –0.5tCCLK –7
ns
tHDATIDG
Data Hold After DMAGx High
2
ns
tDATDRH
Data Valid After DMARx High
tCKOP+3
ns
tDMARLL
DMARx Low Edge to Low Edge
tCKOP
ns
tDMARH
DMARx Width High
tCCLK+4.5
ns
Switching Characteristics
tDDGL
DMAGx Low Delay After CLKIN
0.25tCCLK+1
0.25tCCLK+9
0.25tCCLK+1
0.25tCCLK+9
ns
tWDGH
DMAGx High Width
0.5tCCLK –1+HI
ns
tWDGL
DMAGx Low Width
tCKOP –0.5tCCLK –1
ns
tHDGC
DMAGx High Delay After CLKIN
tCKOP –0.25tCCLK+1.0
tCKOP –0.25tCCLK+9 tCKOP – 0.25tCCLK+1.0
tCKOP –0.25tCCLK+9 ns
tVDATDGH
Data Valid Before DMAGx High
tCKOP –0.25tCCLK –8
tCKOP –0.25tCCLK+5 tCKOP – 0.25tCCLK –8
tCKOP –0.25tCCLK+5 ns
tDATRDGH
Data Disable After DMAGx High
0.25tCCLK –3
0.25tCCLK+4
0.25tCCLK –3
0.25tCCLK+4
ns
tDGWRL
WRx Low Before DMAGx Low
–1.5
+2
–1.5
+2
ns
tDGWRH
DMAGx Low Before WRx High
tCKOP –0.5tCCLK –2+W
ns
tDGWRR
WRx High Before DMAGx High7
–1.5
+2
–1.5
+2
ns
tDGRDL
RDx Low Before DMAGx Low
–1.5
+2
–1.5
+2
ns
tDRDGH
RDx Low Before DMAGx High
tCKOP –0.5tCCLK–2+W
ns
tDGRDR
RDx High Before DMAGx High
–1.5
+2
–1.5
+2
ns
tDGWR
DMAGx High to WRx, RDx Low
0.5tCCLK –2+HI
ns
tDADGH
Address/Select Valid to DMAGx High 15
13
ns
tDDGHA
Address/Select Hold After DMAGx
High
11
ns
W = (number of wait states specified in WAIT register)
t
CKOP.
HI = tCKOP (if data bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
1 Only required for recognition in the current cycle.
2 Maximum throughput (@ 110 MHz) using DMARx/DMAGx handshaking equals tWDR + tDMARH = (tCCLK+4.5) + (tCCLK+4.5)=27 ns (37 MHz). This throughput limit applies
to non-synchronous access mode only.
3 tSDATDGL is the data setup requirement if DMARx is not being used to hold off completion of a write. Otherwise, if DMARx low holds off completion of the write, the data can
be driven tDATDRH after DMARx is brought high.
4 Use tDMARLL if DMARx transitions synchronous with CLKIN. Otherwise, use tWDR and tDMARH.
5 t
VDATDGH is valid if DMARx is not being used to hold off completion of a read. If DMARx is used to prolong the read, then tVDATDGH =tCKOP –0.25tCCLK –8 +(n×tCKOP) where
n equals the number of extra cycles that the access is prolonged.
6 See Example System Hold Time Calculation on Page 54 for calculation of hold times given capacitive and dc loads.
7 This parameter applies for synchronous access mode only.
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PDF描述 |
|---|---|
| VE-B1V-CV-F1 | CONVERTER MOD DC/DC 5.8V 150W |
| THJD107M010RJN | CAP TANT 100UF 10V 20% 2917 |
| VI-2NZ-CY-F3 | CONVERTER MOD DC/DC 2V 20W |
| 2300973 | CONN 37POS D-SUB W/SCREW |
| 1130-681K-RC | CHOKE RF HI CURR 680UH 10% RAD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ADSP-21161NKCA-100 | 功能描述:IC DSP CONTROLLER 32BIT 225MBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:SHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
| ADSP-21161NKCA-100Z | 制造商:Analog Devices 功能描述: |
| ADSP-21161NKCAZ100 | 功能描述:IC DSP CONTROLLER 32BIT 225MBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:SHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
| ADSP-21161NYCAZ110 | 功能描述:IC DSP CONTROLLER 32BIT 225BGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:SHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
| ADSP-21261 | 制造商:AD 制造商全称:Analog Devices 功能描述:SHARC Embedded Processor |
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