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参数资料
| 型号： | ADSP-BF535PBBZ-200 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 16/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 260-BGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | PCI，SPI，SSP，UART，USB |
| 时钟速率： | 200MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 308kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.50V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 260-BBGA |
| 供应商设备封装： | 260-PBGA（19x19） |
| 包装： | 托盘 |
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–23–
REV. A
ADSP-BF535
TIMING SPECIFICATIONS
ADSP-BF535 Blackfin processor clocks. Take care in selecting
MSEL and SSEL ratios so as not to exceed the maximum core
clock, system clock and Voltage Controlled Oscillator (VCO)
operating frequencies, as described in Absolute Maximum
Ratings on Page 22. Table 10 describes phase-locked loop
operating conditions.
Table 9. Core Clock Requirements
Parameter
Min
Max
Unit
tCCLK1.6
Core Cycle Period (VDDINT =1.6 V –50 mV)
2.86
200
ns
tCCLK1.5
Core Cycle Period (VDDINT=1.5 V –5%)
3.33
200
ns
tCCLK1.4
Core Cycle Period (VDDINT=1.4 V –5%)
3.70
200
ns
tCCLK1.3
Core Cycle Period (VDDINT=1.3 V –5%)
4.17
200
ns
tCCLK1.2
Core Cycle Period (VDDINT=1.2 V –5%)
4.76
200
ns
tCCLK1.1
Core Cycle Period (VDDINT=1.1 V –5%)
5.56
200
ns
tCCLK1.0
Core Cycle Period (VDDINT=1.0 V –5%)
6.67
200
ns
Table 10. Phase-Locked Loop Operating Conditions
Parameter
Min
Nominal
Max
Unit
Operating Voltage
1.425
1.5
1.575
V
Jitter, Rising Edge to Rising Edge, Per Output
1
120
ps
Jitter, Rising Edge to Falling Edge, Per Output
60
ps
Skew, Rising Edge to Rising Edge, Any Two Outputs
120
ps
Voltage Controlled Oscillator (VCO) Frequency
40
400
MHz
VDDPLL Induced Jitter
1ps/mV
1 Guaranteed but not tested.
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PDF描述 |
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