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参数资料
| 型号： | ADSP-BF535PBBZ-200 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 25/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 260-BGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | PCI，SPI，SSP，UART，USB |
| 时钟速率： | 200MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 308kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.50V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 260-BBGA |
| 供应商设备封装： | 260-PBGA（19x19） |
| 包装： | 托盘 |
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–31–
REV. A
ADSP-BF535
Table 22. Serial Ports—Enable and Three-State (Multichannel Mode Only)
Parameter
Min
Max
Unit
Switching Characteristics
tDTENE
Data Enable Delay from External TCLK
1
3.0
ns
tDDTTE
Data Disable Delay from External TCLK
1
12.0
ns
tDTENI
Data Enable Delay from Internal TCLK
1
2.0
ns
tDDTTI
Data Disable Delay from Internal TCLK
1
12.0
ns
1 Referenced to drive edge and TCLK is tied to RCLK.
Figure 14. Serial Ports
tSCLKWE
tSCLKE
DRIVE EDGE
TCLK (INT)
DRIVE EDGE
TCLK/RCLK
DRIVE EDGE
TCLK/RCLK
TCLK (EXT)
tDDTTE
tDTENE
tDDTTI
tDTENI
DT
RCLK
RFS
DRIVE EDGE
SAMPLE EDGE
DATA RECEIVE—INTERNAL CLOCK
DATA RECEIVE—EXTERNAL CLOCK
RCLK
RFS
DRIVE EDGE
SAMPLE EDGE
tSDRI
tHDRI
tSFSI
tHFSI
tDFSE
tHOFSE
tSCLKWI
tSDRE
tHDRE
tSFSE
tHFSE
tDFSE
tHOFSE
DR
tDDTI
TCLK
TFS
DRIVE EDGE
SAMPLE EDGE
DATA TRANSMIT—INTERNAL CLOCK
tSFSI
tHFSI
tDFSI
tHOFSI
tSCLKWI
DT
tHDTI
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK OR TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
tDDTE
TCLK
TFS
DRIVE EDGE
SAMPLE EDGE
DATA TRANSMIT—EXTERNAL CLOCK
tSFSE
tHFSE
tDFSE
tHOFSE
DT
tHDTE
TFS (“LATE”, EXT)
TFS (“LATE”, INT)
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK OR TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
tSCLKWE
tSCLKE
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PDF描述 |
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参数描述 |
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