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参数资料
| 型号： | ADSP-BF535PBBZ-200 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 260-BGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | PCI，SPI，SSP，UART，USB |
| 时钟速率： | 200MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 308kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.50V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 260-BBGA |
| 供应商设备封装： | 260-PBGA（19x19） |
| 包装： | 托盘 |
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ADSP-BF535
–24–
REV. A
Clock and Reset Timing
ABSOLUTE MAXIMUM RATINGS on Page 22, combina-
tions of CLKIN and clock multipliers must not select core and
system clocks in excess of 350/300/200 MHz and 133 MHz,
respectively.
Table 11. Clock and Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tCKIN
CLKIN Period
25.0
100.0
ns
tCKINL
CLKIN Low Pulse
1
10.0
ns
tCKINH
CLKIN High Pulse
1
10.0
ns
tWRST
RESET Asserted Pulse Width Low2
11
tCKIN
ns
tMSD
Delay from
RESET Asserted to MSELx, SSELx, BYPASS,
and DF Valid
3
15.0
ns
tMSS
MSELx/SSELx/DF/BYPASS Stable Setup Before
RESET
Deasserted
4
2
tCKIN
ns
tMSH
MSELx/SSELx/DF/BYPASS Stable Hold After
RESET
Deasserted
2
tCKIN
ns
Switching Characteristics
tPFD
Flag Output Disable Time After
RESET Asserted
15.0
ns
1 Applies to Bypass mode and Non-bypass mode.
2 Applies after power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 2000 CLKIN cycles, while
RESET is asserted, assuming stable power supplies and CLKIN (not including start-up time of external clock oscillator).
3 SSELx, MSELx and DF values can change from this point, but the values must be valid.
4 SSELx, MSELx and DF values must be held from this time, until the hold time expires.
Figure 8. Clock and Reset Timing
SSEL1–0
MSEL6–0
BYPASS
DF
RESET
CLKIN
t WRS T
t CK IN H
tCK IN
tCK IN L
t MSH
t PF D
t MS D
t MS S
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PDF描述 |
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参数描述 |
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