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参数资料
| 型号： | DS21FF42 |
| 厂商： | DALLAS SEMICONDUCTOR |
| 元件分类： | Digital Transmission Controller |
| 英文描述： | DATACOM, FRAMER, PBGA300 |
| 封装： | 27 X 27 MM, BGA-300 |
| 文件页数： | 99/115页 |
| 文件大小： | 534K |
| 代理商： | DS21FF42 |
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DS21FF42/DS21FT42
84 of 115
4.096 MHZ INTERLEAVED BUS EXTERNAL PIN CONNECTION EXAMPLE
Figure 22-1
8.192 MHZ INTERLEAVED BUS EXTERNAL PIN CONNECTION EXAMPLE
Figure 22-2
23.
JTAG-BOUNDARY SCAN ARCHITECTURE AND TEST ACCESS PORT
23.1 DESCRIPTION
The DS21Q42 IEEE 1149.1 design supports the standard instruction codes SAMPLE/PRELOAD,
BYPASS, and EXTEST. Optional public instructions included with this design are HIGHZ, CLAMP,
and IDCODE. See Figure 23-1 for a block diagram. The DS21Q42 contains the following items, which
meet the requirements, set by the IEEE 1149.1 Standard Test Access Port and Boundary Scan
Architecture. The DS21FT42 should be considered as 3 individual DS21Q42 devices. The DS21FF42
should be considered as 4 individual DS21Q42 devices.
Test Access Port (TAP)
TAP Controller
Instruction Register
Bypass Register
Boundary Scan Register
Device Identification Register
RSYSCLK0
TSYSCLK0
RSER0
TSER0
RSYNC0
TSSYNC0
RSIG0
TSIG0
FRAMER 0
RSYSCLK1
TSYSCLK1
RSER1
TSER1
RSYNC1
TSSYNC1
RSIG1
TSIG1
FRAMER 1
RSYSCLK2
TSYSCLK2
RSER2
TSER2
RSYNC2
TSSYNC2
RSIG2
TSIG2
FRAMER 2
RSYSCLK3
TSYSCLK3
RSER3
TSER3
RSYNC3
TSSYNC3
RSIG3
TSIG3
FRAMER 3
SYSCLK
SYNC INPUT
RSER
TSER
RSIG
TSIG
RSYSCLK0
TSYSCLK0
RSER0
TSER0
RSYNC0
TSSYNC0
RSIG0
TSIG0
FRAMER 0
RSYSCLK1
TSYSCLK1
RSER1
TSER1
RSYNC1
TSSYNC1
RSIG1
TSIG1
FRAMER 1
SYSCLK
SYNC INPUT
RSER
TSER
RSIG
TSIG
Bus 1
Bus 2
RSYSCLK2
TSYSCLK2
RSER2
TSER2
RSYNC2
TSSYNC2
RSIG2
TSIG2
FRAMER 2
RSYSCLK3
TSYSCLK3
RSER3
TSER3
RSYNC3
TSSYNC3
RSIG3
TSIG3
FRAMER 3
SYSCLK
SYNC INPUT
RSER
TSER
RSIG
TSIG
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