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参数资料
| 型号： | DSP56311VF150R2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 46/96页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 150MHZ 196-BGA |
| 标准包装： | 750 |
| 系列： | DSP56K/Symphony |
| 类型： | 定点 |
| 接口： | 主机接口，SSI，SCI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（576 B） |
| 芯片上RAM： | 384kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.80V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-LBGA |
| 供应商设备封装： | 196-MAPBGA（15x15） |
| 包装： | 带卷 (TR) |
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DSP56311 Technical Data, Rev. 8
2-30
Freescale Semiconductor
Specifications
2.4.7
SCI Timing
Table 2-15.
SCI Timings
No.
Characteristics1
Symbol
Expression
150 MHz
Unit
Min
Max
400
Synchronous clock cycle
tSCC
2
8
× TC
53.3
—
ns
401
Clock low period
tSCC/2 10.0
16.7
—
ns
402
Clock high period
tSCC/2 10.0
16.7
—
ns
403
Output data set-up to clock falling edge (internal
clock)
tSCC/4 + 0.5 × TC 10.0
6.7
—
ns
404
Output data hold after clock rising edge (internal
clock)
tSCC/4 0.5 × TC
10.0
—
ns
405
Input data set-up time before clock rising edge
(internal clock)
tSCC/4 + 0.5 × TC + 25.0
41.7
—
ns
406
Input data not valid before clock rising edge
(internal clock)
tSCC/4 + 0.5 × TC 5.5
—
11.5
ns
407
Clock falling edge to output data valid (external
clock)
—32.0
ns
408
Output data hold after clock rising edge (external
clock)
TC + 8.0
14.7
—
ns
409
Input data set-up time before clock rising edge
(external clock)
0.0
—
ns
410
Input data hold time after clock rising edge
(external clock)
9.0
—
ns
411
Asynchronous clock cycle
tACC
3
64
× T
C
427.0
—
ns
412
Clock low period
tACC/2 10.0
203.5
—
ns
413
Clock high period
tACC/2 10.0
203.5
—
ns
414
Output data set-up to clock rising edge (internal
clock)
tACC/2 30.0
183.5
—
ns
415
Output data hold after clock rising edge (internal
clock)
tACC/2 30.0
183.5
—
ns
Notes:
1.
VCCQH = 3.3 V ± 0.3 V, VCC = 1.8 V ± 0.1 V; TJ = –40°C to +100 °C, CL = 50 pF
2.
tSCC = synchronous clock cycle time (for internal clock, tSCC is determined by the SCI clock control register and TC).
3.
tACC = asynchronous clock cycle time; value given for 1X Clock mode (for internal clock, tACC is determined by the SCI clock
control register and TC).
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