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参数资料
| 型号： | EP1K50FI256 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA256 |
| 封装： | 17 X 17 MM, 1 MM PITCH, FINE LINE, BGA-256 |
| 文件页数： | 31/84页 |
| 文件大小： | 2224K |
| 代理商： | EP1K50FI256 |
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Altera Corporation
37
Preliminary Information
ACEX 1K Programmable Logic Family Data Sheet
Development
13
Tools
For designs that require both a multiplied and non-multiplied clock, the
clock trace on the board can be connected to the GCLK1 pin. In the
MAX+PLUS II software, the GCLK1 pin can feed both the ClockLock and
ClockBoost circuitry in the ACEX 1K device. However, when both circuits
are used, the other clock pin cannot be used.
ClockLock & ClockBoost Timing Parameters
For the ClockLock and ClockBoost circuitry to function properly, the
incoming clock must meet certain requirements. If these specifications are
not met, the circuitry may not lock onto the incoming clock, which
generates an erroneous clock within the device. The clock generated by
the ClockLock and ClockBoost circuitry must also meet certain
specifications. If the incoming clock meets these requirements during
configuration, the ClockLock and ClockBoost circuitry will lock onto the
clock during configuration. The circuit will be ready for use immediately
after configuration. Figure 19 shows the incoming and generated clock
specifications.
Figure 19. Specications for the Incoming & Generated Clocks
Note:
(1)
The tI parameter refers to the nominal input clock period; the tO parameter refers to the nominal output clock
period.
Input
Clock
ClockLock
Generated
Clock
tCLK1
tINDUTY
tI+ tCLKDEV
tR
tF
tO
tI+ tINCLKSTB
tO
tO tJITTER
tO+ tJITTER
tOUTDUTY
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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