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参数资料
| 型号： | EP1K50FI256 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA256 |
| 封装： | 17 X 17 MM, 1 MM PITCH, FINE LINE, BGA-256 |
| 文件页数： | 50/84页 |
| 文件大小： | 2224K |
| 代理商： | EP1K50FI256 |
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Altera Corporation
ACEX 1K Programmable Logic Family Data Sheet
Preliminary Information
Table 23. IOE Timing Microparameters
Symbol
Parameter
Conditions
tIOD
IOE data delay
tIOC
IOE register control signal delay
tIOCO
IOE register clock-to-output delay
tIOCOMB
IOE combinatorial delay
tIOSU
IOE register setup time for data and enable signals before clock; IOE register
recovery time after asynchronous clear
tIOH
IOE register hold time for data and enable signals after clock
tIOCLR
IOE register clear time
tOD1
Output buffer and pad delay, slow slew rate = off, VCCIO = VCCINT
C1 = 35 pF
tOD2
Output buffer and pad delay, slow slew rate = off, VCCIO = low voltage
C1 = 35 pF
tOD3
Output buffer and pad delay, slow slew rate = on
C1 = 35 pF
tXZ
IOE output buffer disable delay
tZX1
IOE output buffer enable delay, slow slew rate = off, VCCIO = VCCINT
C1 = 35 pF
tZX2
IOE output buffer enable delay, slow slew rate = off, VCCIO = low voltage
C1 = 35 pF
tZX3
IOE output buffer enable delay, slow slew rate = on
C1 = 35 pF
tINREG
IOE input pad and buffer to IOE register delay
tIOFD
IOE register feedback delay
tINCOMB
IOE input pad and buffer to FastTrack Interconnect delay
Table 24. EAB Timing Microparameters (Part 1 of 2)
Symbol
Parameter
Conditions
tEABDATA1
Data or address delay to EAB for combinatorial input
tEABDATA2
Data or address delay to EAB for registered input
tEABWE1
Write enable delay to EAB for combinatorial input
tEABWE2
Write enable delay to EAB for registered input
tEABRE1
Read enable delay to EAB for combinatorial input
tEABRE2
Read enable delay to EAB for registered input
tEABCLK
EAB register clock delay
tEABCO
EAB register clock-to-output delay
tEABBYPASS
Bypass register delay
tEABSU
EAB register setup time before clock
tEABH
EAB register hold time after clock
tEABCLR
EAB register asynchronous clear time to output delay
tEABCH
Clock high time
tEABCL
Clock low time
tAA
Address access delay (including the read enable to output delay)
相关PDF资料 |
PDF描述 |
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| EP1K50QI208 | LOADABLE PLD, PQFP208 |
| EP1K50TC144 | LOADABLE PLD, PQFP144 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| EP1K50FI256-1F | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| EP1K50FI256-1P | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| EP1K50FI256-1X | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
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