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参数资料
| 型号： | HW-V4SX35-VIDEO-SK-EC |
| 厂商： | Xilinx Inc |
| 文件页数： | 94/112页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-4 VIDEO STARTER KIT |
| 产品变化通告： | Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | DSP FPGA |
| 适用于相关产品： | Virtex?-4 SX |
| 所含物品： | 开发平台，子板，电源，闪存卡，CMOS 图像传感器和软件 |
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Chapter 6: VSK Tutorial
R
Figure 6-6: EDK Processor Configuration
Double click on the red gain in the EDK processor menu to set the initial gain to 1.
Press Play in the Simulink model and open the output scope . and observe the input
and output signals on the scope. If the design is correct, the output is seen as a delayed
version of the input. To see the effect of the gain and offset circuit, the user can alter the
initial values of the gain and offset register.
Note: The user must leave the EDK processor menu open for new values to take effect. This is
because a new memory map is created when the menu is closed which resets the gain to the
initial value.
10. Now create the green and blue channel by copying the go_red subsystem. Change the
names in the from registers to green_gain , green_offset , blue_gain , and
blue_offset . Click each gain or offset register to set the initial values to 1 and 0. Add
the new registers to the processor interface as follows:
a.
b.
c.
Close the EDK processor block and reopen it.
Right click in the memory map pane and select Delete_All followed by Apply .
Select Add All followed by Add and Apply . A pop-up generating the memory map
should now be seen.
d. Close the EDK processor menu and right click on the EDK processor block and
select Look Under Mask to see the generated memory map.
e.
Run the design and check the output for correctness. All three outputs at the top
level scope can be seen.
11. Set the delays for hsync, vsync, and pixel_enable in the gain_offset subsystem to match
12. Save the design as vid_go.mdl .
94
Video Starter Kit
UG217 (v1.5) October 26, 2006
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PDF描述 |
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参数描述 |
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