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参数资料
| 型号： | HY5TQ1G831ZNFP-S5 |
| 厂商： | HYNIX SEMICONDUCTOR INC |
| 元件分类： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.4 ns, PBGA82 |
| 封装： | FBGA-82 |
| 文件页数： | 58/75页 |
| 文件大小： | 774K |
| 代理商： | HY5TQ1G831ZNFP-S5 |
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Rev. 0.5 /Sep 2007
61
HY5TQ1G431ZNFP
HY5TQ1G831ZNFP
HY5TQ1G631ZNFP
Although for slow slew rates the total setup time might be negative (i.e. a valid input signal will not have reached VIH/IL(ac)
at the time of the rising clock transition) a valid input signal is still required to complete the transition and reach VIH/IL(ac).
For slew rates in between the values listed in Table 2, the derating values may obtained by linear interpolation.
These values are typically not subject to production test. They are verified by design and characterization.
Table 1 — ADD/CMD Setup and Hold Base-Values for 1V/ns
Note: - (ac/dc referenced for 1V/ns DQ-slew rate and 2 V/ns DQS slew rate)
- The tIS(base) AC150 specifications are adjusted from the tIS(base) specification by adding an additional 100 ps of
derating to accommodate for the lower alternate threshold of 150 mV and another 25 ps to account for the earlier
reference point [(175 mV - 150 mV) / 1 V/ns]
unit [ps]
DDR3-800
DDR3-1066
DDR3-1333
DDR3-1600
reference
tIS(base)
200
125
65
TBD
VIH/L(ac)
tIH(base)
275
200
140
TBD
VIH/L(dc)
tIH(base)AC150
-
65 + 125
TBD + 125
VIH/L(dc)
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PDF描述 |
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