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参数资料
型号： HYS72T128000EU-2.5-C2
厂商： QIMONDA AG
元件分类： DRAM
英文描述： 128M X 72 DDR DRAM MODULE, 0.4 ns, DMA240
封装： GREEN, UDIMM-240
文件页数： 10/59页
文件大小： 3071K
代理商： HYS72T128000EU-2.5-C2
HYS[64/72]T[128/256]0x0EU–[19F/1.9/25F/2.5/3S]–C2
Unbuffered DDR2 SDRAM Modules
Internet Data Sheet
Rev. 1.00, 2008-06
18
12032007-I9KE-FFWO
3.4
Component AC Timing Parameters
TABLE 14
DRAM Component Timing Parameter by Speed Grade - DDR2–1066
Parameter
Symbol
DDR2–1066
Unit
Note
1)2)3)4)5)
6)7)
Min.
Max.
DQ output access time from CK / CK
t
AC
–350
+350
ps
8)
CAS to CAS command delay
t
CCD
2—
nCK
Average clock high pulse width
t
CH.AVG
0.48
0.52
t
CK.AVG
9)10)
Average clock period
t
CK.AVG
1875
8000
ps
CKE minimum pulse width ( high and low pulse
width)
t
CKE
3—
nCK
11)
Average clock low pulse width
t
CL.AVG
0.48
0.52
t
CK.AVG
9)10)
Auto-Precharge write recovery + precharge time
t
DAL
WR +
t
nRP
—nCK
12)13)
Minimum time clocks remain ON after CKE
asynchronously drops LOW
t
DELAY
t
IS + tCK .AVG + tIH
––
ns
DQ and DM input hold time
t
DH.BASE
75
––
ps
14)18)19)
DQ and DM input pulse width for each input
t
DIPW
0.35
—
t
CK.AVG
DQS input high pulse width
t
DQSH
0.35
—
t
CK.AVG
DQS input low pulse width
t
DQSL
0.35
—
t
CK.AVG
DQS output access time from CK / CK
t
DQSCK
–325
+325
ps
8)
DQS-DQ skew for DQS & associated DQ signals
t
DQSQ
—175
ps
15)
DQS latching rising transition to associated clock
edges
t
DQSS
– 0.25
+ 0.25
t
CK.AVG
16)
DQ and DM input setup time
t
DS.BASE
0––
ps
17)18)19)
DQS falling edge hold time from CK
t
DSH
0.2
—
t
CK.AVG
16)
DQS falling edge to CK setup time
t
DSS
0.2
—
t
CK.AVG
16)
Four Activate Window for 1KB page size
products
t
FAW
35
—
ns
34)
CK half pulse width
t
HP
Min(
t
CH.ABS,
t
CL.ABS)
__
ps
20)
Data-out high-impedance time from CK / CK
t
HZ
—
t
AC.MAX
ps
8)21)
Address and control input hold time
t
IH.BASE
200
—
ps
22)24)
Control & address input pulse width for each
input
t
IPW
0.6
—
t
CK.AVG
Address and control input setup time
t
IS.BASE
125
—
ps
23)24)
DQ low impedance time from CK/CK
t
LZ.DQ
-700
+700
ps
8)21)36)
DQS/DQS low-impedance time from CK / CK
t
LZ.DQS
-400
+400
ps
8)21)36)
MRS command to ODT update delay
t
MOD
012
ns
34)
Mode register set command cycle time
t
MRD
2—
nCK
OCD drive mode output delay
t
OIT
012
ns
34)
相关PDF资料
PDF描述
HYS72T64000EP-3.7-B2 64M X 72 DDR DRAM MODULE, DMA240
HZ20-1 19.25 V, 0.5 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-35
HZ6B1L 5.65 V, 0.4 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-35
HZ9.1CP 9.65 V, 1 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-41
HZB6.8MWA 6.8 V, 0.2 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE
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HYS72T128000HP-2.5-B 制造商:QIMONDA 制造商全称:QIMONDA 功能描述:240-Pin Registered DDR2 SDRAM Modules
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