参数资料
| 型号： | IP-PCIE/8 |
| 厂商： | Altera |
| 文件页数： | 100/256页 |
| 文件大小： | 0K |
| 描述： | IP PCI EXPRESS, X8 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | PCI Express 编译器，8 倍链路宽度 |
| 许可证： | 初始许可证 |
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Signals
1
In the following tables, transmit interface signal names suffixed
with 0 are for virtual channel 0. If the MegaCore function
implements additional virtual channels, there are an additional
set of signals suffixed with the virtual channel number.
Table 3–27. Standard Descriptor Phase Signals (Part 1 of 2)
Signal
rx_req0
rx_desc n [135:0]
I/O
O
O
Description
Receive request. This signal is asserted by the MegaCore function to request a
packet transfer to the application interface. It is asserted when the first two
DWORDS of a transaction layer packet header are valid. This signal is asserted
for a minimum of two clock cycles and rx_abort , rx_retry , and rx_ack
cannot be asserted at the same time as this signal. The complete descriptor is
valid on the second clock cycle that this signal is asserted.
Receive descriptor bus. Bits (125:0) have the same meaning as a standard
transaction layer packet header as defined by the PCI Express Base
Specification Revision 1.0a . Byte 0 of the header occupies bits 127:120 of the
rx_desc bus, byte 1 of the header occupies bits 119:112, and so on, with byte
15 in bits 7:0. See Appendix B, Transaction Layer Packet Header Formats for the
header formats.
For bits 135:128 (descriptor and BAR decoding), see Table 3–28 . Completion
transactions received by an endpoint do not have any bits asserted and must be
routed to the master block in the application layer.
rx_desc[127:64] begins transmission on the same clock cycle that rx_req
is asserted, allowing precoding and arbitrating to begin as quickly as possible.
The other bits of rx_desc are not valid until the following clock cycle as shown in
the following diagram.
Clock Cycles
1
2
3
4
5
6
rx_req
rx_ack
rx_desc[135:128]
rx_desc[127:64]
rx_desc[63:0]
X
X
X
Valid
Valid
Valid
X
X
X
Bit 126 of the descriptor indicates the type of transaction layer packet in transit:
●
●
rx_desc[126] set to 0: transaction layer packet without data
rx_desc[126] set to 1: transaction layer packet with data
3–62 PCI Express Compiler Version 6.1
PCI Express Compiler User Guide
Altera Corporation
December 2006
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