参数资料
| 型号： | IP-PCIE/8 |
| 厂商： | Altera |
| 文件页数： | 86/256页 |
| 文件大小： | 0K |
| 描述： | IP PCI EXPRESS, X8 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | PCI Express 编译器，8 倍链路宽度 |
| 许可证： | 初始许可证 |
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Signals
Table 3–23. Standard Data Phase Signals (Part 2 of 2)
Signal
tx_data n [63:0]
I
I/O
Description
Transmit data bus. This signal transfers data from the application interface to the
link. It is 2 DWORDS wide and is naturally aligned with the address in one of two
ways, depending on bit 2 of the transaction layer packet address, which is located
on bit 2 or 34 of the tx_desc (depending on the 3 or 4 DWORDS transaction
layer packet header bit 125 of the tx_desc signal).
tx_desc[2] (64-bit address) set to 0: The first DWORD is located on
●
tx_data[31:0] .
tx_desc[34] (32-bit address) set to 0: The first DWORD is located on bits
●
tx_data[31:0] .
tx_desc[2] (64-bit address) set to 1: The first DWORD is located on bits
●
tx_data[63:32] .
tx_desc[34] (32-bit address) set to 1: The first DWORD is located on bits
●
tx_data[63:32] .
This natural alignment allows you to connect the tx_data[63:0] directly to a
64-bit data path aligned on a QWORD address (in the little endian convention).
Bit 2 is set to 1 (5 DWORDS transaction).
Clock Cycles
tx_data[63:32]
tx_data[31:0]
1
X
X
2
3
DW 0
4
DW 2
DW 1
5
DW 4
DW 3
6
X
X
Bit 2 is set to 0 (5 DWORDS transaction).
Clock Cycles
tx_data[63:32]
1
X
2
3
DW 1
4
DW 3
5
6
X
tx_data[31:0]
X
DW 0
DW 2
DW 4
X
(1) where n is the virtual channel number; For x1 and x4, n can be 0 - 3
(2) For x8, n can be 0 or 1
3–48 PCI Express Compiler Version 6.1
PCI Express Compiler User Guide
Altera Corporation
December 2006
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PDF描述 |
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参数描述 |
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