参数资料
| 型号： | IP-PCIE/8 |
| 厂商： | Altera |
| 文件页数： | 157/256页 |
| 文件大小： | 0K |
| 描述： | IP PCI EXPRESS, X8 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | PCI Express 编译器，8 倍链路宽度 |
| 许可证： | 初始许可证 |
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Testbench & Example Designs
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< variation name >.vhd or
< variation name > .v — This file instantiates the < variation name > _core
entity (or module) that is described elsewhere in this section and
includes additional logic required to support the specific PHY you
have chosen for your variation. You should include this file when
you compile your design in the Quartus II software.
< variation name > _core.v or < variation name > _core.vhd —This
variation name module is created by MegaWizard interface during
the generate phase, based on the parameters that you set when you
parameterize the MegaCore function (see “Parameterize” on
model produced by Quartus II software is used. The IP functional
simulation model is either the < variation name > _core . vho or
< variation name > _core.vo file. The associated < variation
name > _core . vhd or < variation name > _core.v file is used by the
Quartus II software during compilation. For information on
altpcierd_example_app —This example application layer design
contains the master and slave modules. It also includes Traffic Class
(TC) to Virtual Channel (VC) mapping logic that maps requests as
specified by the mapping tables in the MegaCore functions
altpcierd_slave —The slave module handles all memory read and
write transactions received from the PCI Express link. Depending on
which Base Address Register (BAR) the transaction matched, the
transaction is directed either to the target memory or the control
register space. For more information on the BAR and address
mapping, see “Example Design BAR/Address Map” . For any read
transactions received, the slave module generates the required
completion and passes it to the MegaCore function for transmission.
altpcierd_master —This is the master module that includes the
following functions:
●
●
DMA channel that generates memory read and write
transactions on the PCI Express link.
Master memory block that can be the source of data for memory
write transactions initiated by the DMA channel and the sink of
data for memory read transactions.
Altera Corporation
December 2006
PCI Express Compiler Version 6.1
5–7
PCI Express Compiler User Guide
相关PDF资料 |
PDF描述 |
|---|---|
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| IP-SDI | IP VIDEO INTERFACE - SDI |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPOEINJ1295 | 制造商:Speco Technologies 功能描述:PoE Injector - 12.95W |
| IPPOEINJ25 | 制造商:Speco 功能描述:POE INJECTOR - 25W UP TO 325FT |
| IPPOERPT | 制造商:Speco 功能描述:POE-LAN REPEATER POWER AND DATA UP TO 1000FT |
| IPPOESPL1295 | 制造商:Speco 功能描述:POE SPLITTER - 12.95WUP TO 325FT |
| IPPOESPL25 | 制造商:Speco 功能描述:POE SPLITTER - 25W UP TO 325FT |
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