参数资料
| 型号： | IP-PCIE/8 |
| 厂商： | Altera |
| 文件页数： | 219/256页 |
| 文件大小： | 0K |
| 描述： | IP PCI EXPRESS, X8 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | PCI Express 编译器，8 倍链路宽度 |
| 许可证： | 初始许可证 |
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Table A–1. Configuration Signals for x1 and x4 MegaCore Functions (Part 3 of 6)
Signal
k_conf[139:137]
k_conf[143:140]
k_conf[145:144]
k_conf[151:146]
k_conf[153:152]
k_conf[156:154]
k_conf[159:157]
k_conf[166:160]
k_conf[169:167]
k_conf[191:170]
k_conf[199:192]
k_conf[207:200]
k_conf[215:208]
k_conf[216]
k_conf[217]
k_conf[218]
k_conf[221:219]
Value or Wizard
Page/Label
Power Management:
Endpoint L1 Acceptable
Latency
Fixed to 0
Fixed to 0
Calculated from the
number of lanes
Power Management:
Enable L1 ASPM
Power Management: L1
Exit Latency Common
Clock
Power Management: L1
Exit Latency Separate
Clock
Fixed to 0
Capabilities: Tags
Supported
Fixed to 0
Power Management:
N_FTS Separate
Power Management:
N_FTS Common
Capabilities: Link Port
Number
Capabilities: Implement
ECRC Check
Capabilities: Implement
ECRC Generation
Fixed to 0
Capabilities: MSI
Messages Requested
Description
Device capabilities register: endpoint L1 acceptable
latency. 0 =< 1 μ s, 1 = 1 - 2 μ s, 2 = 2 - 4 μ s, 3 = 4 - 8 μ s,
4 = 8 - 16 μ s, 5 = 16 - 32 μ s, 6 = 32 - 64 μ s, 7 => 64 μ s.
Reserved.
Reserved.
Link capabilities register: maximum link width. 1 = x1,
4 = x4, others = reserved.
Link capabilities register: active state power
management support. 01 = L0s, 11 = L1 and L0s.
Link capabilities register: L1 exit latency - separate
clock. 0 =< 1 μ s, 1 = 1 - 2 μ s, 2 = 2 - 4 μ s, 3 = 4 - 8 μ s,
4 = 8 - 16 μ s, 5 = 16 - 32 μ s, 6 = 32 - 64 μ s, 7 =>64 μ s.
Link capabilities register: L1 exit latency - common
clock. 0 =< 1 μ s, 1 = 1 - 2 μ s, 2 = 2 - 4 μ s, 3 = 4 - 8 μ s,
4 = 8 - 16 μ s, 5 = 16 - 32 μ s, 6 = 32 - 64 μ s, 7 => 64 μ s.
Reserved.
Number of tags supported for non-posted requests
transmitted.
Reserved.
Number of fast training sequences needed in separate
clock mode (N_FTS).
Number of fast training sequences needed in common
clock mode (N_FTS).
Link capabilities register: port number.
Advanced error capabilities register: ECRC check
enable.
Advanced error capabilities register: ECRC generation
enable.
Reserved.
MSI capability message control register: multiple
message capable request field. 0 = 1 message, 1 = 2
messages, 2 = 4 messages, 3 = 8 messages, 4 = 16
messages, 5 = 32 messages.
k_conf[222]
Capabilities: MSI Message MSI capability message control register: 64-bit
64 bit Capable
capable. 0 = 32b, 1 = 64b or 32b.
k_conf[223]
Capabilities: MSI Per
Vector Masking
Per-bit vector masking (RO field).
Altera Corporation
December 2006
PCI Express Compiler Version 6.1
A–3
PCI Express Compiler User Guide
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| IPPOESPL25 | 制造商:Speco 功能描述:POE SPLITTER - 25W UP TO 325FT |
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