参数资料
型号: IP-PCIE/8
厂商: Altera
文件页数: 53/256页
文件大小: 0K
描述: IP PCI EXPRESS, X8
标准包装: 1
系列: *
类型: MegaCore
功能: PCI Express 编译器,8 倍链路宽度
许可证: 初始许可证
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Specifications
Table 3–1 , “FC Update Loop Delay Components For Stratix II GX,” shows
the delay components for the FC Update in which the PCI Express
MegaCore functions are used with a Stratix II GX device. These delay
components are the delays independent of the packet length. The total
delays in the loop are increased by the packet length.
Table 3–1. FC Update Loop Delay Components For Stratix II GX
Delay
x8 Function
x4 Function
x1 Function
From decrement of Transmit Credit Consumed 60
Min
Max
68
Min
104
Max
120
Min
272
Max
288
counter to PCI Express Link (ns).
From PCI Express Link until packet is available 124
168
200
248
488
536
at Application Layer interface (ns).
From Application Layer draining packet to
60
68
120
136
216
232
generation and transmission of FC Update
DLLP on PCI Express Link (assuming no
arbitration delay) (ns).
From receipt of FC Update DLLP on the PCI
116
160
184
232
424
472
Express Link to updating of transmitter's Credit
Limit register (ns).
Based on the above FC Update Loop delays and additional arbitration
and packet length delays, Table 3–2 shows the number of flow control
credits that need to be advertised to cover the delay. The Rx Buffer needs
to be sized to support this number of credits to maintain full bandwidth.
Table 3–2. Data Credits Required By Packet Size
Max Packet Size
x8 Function
x4 Function
x1 Function
Min
Max
Min
Max
Min
Max
128
256
512
1024
2048
64
80
128
192
384
96
112
160
256
384
56
80
128
192
384
80
96
128
192
384
40
64
96
192
384
48
64
96
192
384
The above credits assume that there are devices with PCI Express
MegaCore function and Stratix II GX delays at both ends of the PCI
Express Link. Some devices at the other end of the link could have smaller
or larger delays, which would affect the minimum number of credits
Altera Corporation
December 2006
PCI Express Compiler Version 6.1
3–15
PCI Express Compiler User Guide
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