参数资料
| 型号： | IP-PCIE/8 |
| 厂商： | Altera |
| 文件页数： | 84/256页 |
| 文件大小： | 0K |
| 描述： | IP PCI EXPRESS, X8 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | PCI Express 编译器，8 倍链路宽度 |
| 许可证： | 初始许可证 |
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Signals
Table 3–22. Standard Descriptor Phase Signals
Signal
tx_req n (1) , (2)
I/O
I
Description
Transmit request. This signal must be asserted for each request. It is always
asserted with the tx_desc[127:0] and must remain asserted until tx_ack is
asserted. This signal does not need to be deasserted between back-to-back
descriptor packets.
tx_desc n [127:0] I
Transmit descriptor bus. The transmit descriptor bus, bits 127:0 of a transaction,
can include a 3 or 4 DWORDS PCI Express transaction header. Bits have the same
meaning as a standard transaction layer packet header as defined by the PCI
Express Base Specification Revision 1.0a. Byte 0 of the header occupies bits
127:120 of the tx_desc bus, byte 1 of the header occupies bits 119:112, and so
Formats for the header formats.
The following bits have special significance:
●
●
●
●
●
tx_desc[2] or tx_desc[34] indicate the alignment of data on tx_data .
tx_desc[2] (64-bit address) set to 0: The first DWORD is located on
tx_data[31:0] .
tx_desc[34] (32-bit address) set to 0: The first DWORD is located on bits
tx_data[31:0] .
tx_desc[2] (64-bit address) set to 1: The first DWORD is located on bits
tx_data[63:32] .
tx_desc[34] (32-bit address) set to 1: The first DWORD is located on bits
tx_data[63:32] .
Bit 126 of the descriptor indicates the type of transaction layer packet in transit:
●
●
tx_desc[126] set to 0: transaction layer packet without data
tx_desc[126] set to 1: transaction layer packet with data
The following list provides a few examples of bit placement on this bus:
●
●
●
tx_desc[105:96]: length[9:0]
tx_desc[126:125]: fmt[1:0]
tx_desc[126:120]: type[4:0]
tx_ack n
O
Transmit acknowledge. This signal is asserted for one clock cycle when the
MegaCore function acknowledges the descriptor phase requested by the
application through the tx_req signal. On the following clock cycle, a new
descriptor can be requested for transmission through the tx_req signal (kept
asserted) and the tx_desc .
(1) where n is the virtual channel number; For x1 and x4, n can be 0 - 3
(2) For x8, n can be 0 or 1
3–46 PCI Express Compiler Version 6.1
PCI Express Compiler User Guide
Altera Corporation
December 2006
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