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参数资料
| 型号： | KMPC8360EZUAJDG |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 75/95页 |
| 文件大小： | 0K |
| 描述： | IC MPU PWRQUICC II 740-TBGA |
| 标准包装： | 2 |
| 系列： | MPC83xx |
| 处理器类型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 533MHz |
| 电压： | 1.2V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 740-LBGA |
| 供应商设备封装： | 740-TBGA（37.5x37.5） |
| 包装： | 托盘 |
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MPC8358E PowerQUICC II Pro Processor Revision 2.1 PBGA Silicon Hardware Specifications, Rev. 3
Freescale Semiconductor
77
Clocking
The system VCO frequency is derived from the following equations:
csb_clk = {PCI_SYNC_IN × (1 + CFG_CLKIN_DIV)} × SPMF
System VCO Frequency = csb_clk × VCO divider (if both RCWL[DDRCM] and RCWL[LBCM]
are cleared)
OR
System VCO frequency = 2
× csb_clk × VCO divider (if either RCWL[DDRCM] or
RCWL[LBCM] are set).
As described in Section 22, “Clocking,” the LBCM, DDRCM, and SPMF parameters in the reset
configuration word low and the CFG_CLKIN_DIV configuration input signal select the ratio between the
primary clock input (CLKIN or PCI_CLK) and the internal coherent system bus clock (csb_clk). Table 70
shows the expected frequency values for the CSB frequency for select csb_clk to CLKIN/PCI_SYNC_IN
ratios.
Table 70. CSB Frequency Options
CFG_CLKIN_DIV
at Reset1
SPMF
csb_clk:
Input Clock Ratio2
Input Clock Frequency (MHz)2
16.67
25
33.33
66.67
csb_clk Frequency (MHz)
Low
0010
2:1
133
Low
0011
3:1
100
200
Low
0100
4:1
100
133
266
Low
0101
5:1
125
166
333
Low
0110
6:1
100
150
200
Low
0111
7:1
116
175
233
Low
1000
8:1
133
200
266
Low
1001
9:1
150
225
300
Low
1010
10:1
166
250
333
Low
1011
11:1
183
275
Low
1100
12:1
200
300
Low
1101
13:1
216
325
Low
1110
14:1
233
Low
1111
15:1
250
Low
0000
16:1
266
High
0010
2:1
133
High
0011
3:1
100
200
High
0100
4:1
133
266
High
0101
5:1
166
333
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参数描述 |
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| KMPC8360EZUALFHA | 功能描述:微处理器 - MPU 8360 TBGA ENCRP RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
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