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参数资料
型号： LC5768VG-10F484I
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： PLD
中文描述： EE PLD, 10 ns, PBGA484
封装： FBGA-484
文件页数： 11/48页
文件大小： 237K
代理商： LC5768VG-10F484I
Lattice Semiconductor
ispMACH 5000VG Family Data Sheet
19
ispMACH 5768VG Internal Timing Parameters
Over Recommended Operating Conditions
Parameter
Description
-5
-75
-10
-12
Units
Min
Max
Min
Max
Min
Max
Min
Max
In/Out Delays
tIN
Input Buffer Delay
—
0.65
—
0.95
—
1.25
—
1.40
ns
tGCLK_IN
Global Clock Input Buffer Delay
—
0.65
—
0.95
—
1.25
—
1.40
ns
tGOE
Global OE Pin Delay
—
4.05
—
5.00
—
6.00
—
7.00
ns
tBUF
Delay through Output Buffer
—
1.15
—
1.50
—
1.75
—
1.90
ns
tEN
Output Enable Time
—
2.15
—
2.50
—
2.85
—
3.00
ns
tDIS
Output Disable Time
—
2.15
—
2.50
—
2.85
—
3.00
ns
tRSTb
Global RESETbar Pin Delay
—
4.60
—
6.50
—
7.00
—
7.50
ns
Routing Delays
tROUTE
Delay through SRP
—
2.80
—
4.20
—
5.65
—
6.90
ns
tPTSA
Product Term Sharing Array Delay
—
0.40
—
1.85
—
2.35
—
2.50
ns
tPDB
5-PT Bypass Propagation Delay
—
0.40
—
0.85
—
1.35
—
1.80
ns
tPDi
Macrocell Propagation Delay
—
1.00
—
0.50
—
0.50
—
0.80
ns
tINREG
Input Buffer to Macrocell Register Delay
—
3.00
—
3.05
—
3.50
—
4.40
ns
tFBK
Internal Feedback Delay
—
0.00
—
0.00
—
0.00
—
0.00
ns
tGCLK
Global Clock Tree Delay
—
0.85
—
0.70
—
0.55
—
0.65
ns
tPLL_DELAY
Programmable PLL Delay Increment
—
0.50
—
0.50
—
0.50
—
0.50
ns
tPLL_SEC_DELAY
Additional Delay When Using Secondary PLL
Output
—
0.60
—
0.60
—
0.60
—
0.60
ns
tGRP
Global Routing Pool Delay
—
1.50
—
2.25
—
3.00
—
4.00
ns
Register/Latch Delays
tS
D-Register Setup Time
0.65
—
0.65
—
1.05
—
1.25
—
ns
tS_PT
D-Register Setup Time with PT Clock
0.65
—
0.65
—
1.05
—
1.25
—
ns
tH
D-Register Hold Time
0.00
—
0.00
—
0.00
—
0.00
—
ns
tST
T-Register Setup Time
1.15
—
1.15
—
1.55
—
1.75
—
ns
tST_PT
T-Register Setup Time with PT Clock
1.15
—
1.15
—
1.55
—
1.75
—
ns
tHT
T-Register Hold Time
0.00
—
0.00
—
0.00
—
0.00
—
ns
tCOi
Register Clock to Output/Feedback MUX Time
—
1.75
—
1.85
—
2.45
—
3.05
ns
tCES
Clock Enable Setup Time
2.60
—
3.90
—
5.05
—
5.95
—
ns
tCEH
Clock Enable Hold Time
0.60
—
0.90
—
1.20
—
1.45
—
ns
tSL
Latch Setup Time
2.80
—
4.20
—
5.50
—
6.60
—
ns
tSL_PT
Latch Setup Time with PT Clock
2.80
—
4.20
—
5.50
—
6.60
—
ns
tHL
Latch Hold Time
0.00
—
0.00
—
0.00
—
0.00
—
ns
tGOi
Latch Gate to Output/Feedback MUX Time
—
1.75
—
2.50
—
3.50
—
4.50
ns
tPDLi
Propagation Delay through Transparent Latch to
Output/Feedback MUX
—
2.40
—
3.50
—
4.00
—
4.50
ns
tSRi
Asynchronous Reset or Set to Output/Feedback
MUX Delay
—
0.75
—
1.00
—
1.25
—
1.50
ns
tSRR
Asynchronous Reset or Set Recovery Delay
—
1.00
—
1.50
—
2.00
—
2.50
ns
Control Delays
tBCLK
GLB PT Clock Delay
—
3.10
—
4.65
—
6.00
—
7.00
ns
tPTCLK
Macrocell PT Clock Delay
—
3.00
—
4.50
—
6.00
—
7.00
ns
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PDF描述
LC51024VG-10F484C
LC5768VG-12F484I
LC5768VG-12F256I
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LC5256B-75T128I
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参数描述
LC5768VG-12F256I 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAM EXPANDED LOG RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100
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LC5768VG-5FN484C 制造商:Lattice Semiconductor Corporation 功能描述:CPLD ispMACH 5000VG Family 768 Macro Cells 178.6MHz 3.3V 484-Pin FBGA
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