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参数资料
| 型号： | M68TC11E20B56 |
| 厂商： | 飞思卡尔半导体(中国)有限公司 |
| 英文描述： | HC11 Microcontrollers |
| 中文描述： | HC11微控制器 |
| 文件页数： | 100/242页 |
| 文件大小： | 1525K |
| 代理商： | M68TC11E20B56 |
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Parallel Input/Output (I/O) Ports
M68HC11E Family Data Sheet, Rev. 5.1
100
Freescale Semiconductor
PORTCL is used in the handshake clearing mechanism. When an active edge occurs on the STRA pin,
port C data is latched into the PORTCL register. Reads of this register return the last value latched into
PORTCL and clear STAF flag (following a read of PIOC with STAF set).
DDRC[7:0] — Port C Data Direction Bits
In the 3-state variation of output handshake mode, clear the corresponding DDRC bits. Refer to
Figure
10-13. 3-State Variation of Output Handshake Timing Diagram (STRA Enables Output Buffer)
.
0 = Input
1 = Output
6.5 Port D
In all modes, port D bits [5:0] can be used either for general-purpose I/O or with the serial communications
interface (SCI) and serial peripheral interface (SPI) subsystems. During reset, port D pins PD[5:0] are
configured as high-impedance inputs (DDRD bits cleared).
Bits [7:6] — Unimplemented
Always read 0
DDRD[5:0] — Port D Data Direction Bits
When DDRD bit 5 is 1 and MSTR = 1 in SPCR, PD5/SS is a general-purpose output and mode fault
logic is disabled.
0 = Input
1 = Output
Address:
$1007
Bit 7
6
5
4
3
2
1
Bit 0
Read:
Write:
Reset:
DDRC7
DDRC6
DDRC5
DDRC4
DDRC3
DDRC2
DDRC1
DDRC0
0
0
0
0
0
0
0
0
Figure 6-6. Port C Data Direction Register (DDRC)
Address:
$1008
Bit 7
6
5
4
3
2
1
Bit 0
Read:
Write:
Reset:
0
0
PD5
PD4
PD3
PD2
PD1
PD0
—
—
I
I
I
I
I
I
Alternate Function:
—
—
PD5
SS
PD4
SCK
PD3
MOSI
PD2
MISO
PD1
Tx
PD0
RxD
I = Indeterminate after reset
Figure 6-7. Port D Data Register (PORTD)
Address:
$1009
Bit 7
6
5
4
3
2
1
Bit 0
Read:
Write:
Reset:
DDRD5
DDRD4
DDRD3
DDRD2
DDRD1
DDRD0
0
0
0
0
0
0
0
0
= Unimplemented
Figure 6-8. Port D Data Direction Register (DDRD)
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