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参数资料
| 型号： | MB89P195P-101 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 4.2 MHz, MICROCONTROLLER, PDIP28 |
| 封装： | 0.600 INCH, 0.100 INCH PITCH, PLASTIC, DIP-28 |
| 文件页数： | 200/256页 |
| 文件大小： | 1811K |
| 代理商： | MB89P195P-101 |
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3-16 Chapter 3 CPU
MB89190/190A series
3.4 Interrupts
3.4.1 Interrupt Level Setting Registers (ILR1, 2, 3)
The interrupt level setting registers (ILR1, 2, 3) are assigned twelve 2-bit data as-
sociated with the interrupt requests from the resource functions. Each interrupt
level can be set for those 2-bit data (interrupt level setting bits).
T Configuration of interrupt level setting registers (ILR1, 2, 3)
Fig. 3.4.1 Configuration of Interrupt Level Setting Registers
The interrupt level setting register is assigned 2 bits for each interrupt request. The value of the interrupt
level setting bits set in the register indicates the priority of the interrupt processing (interrupt levels 1 to 3).
The interrupt level setting bits are compared with the interrupt level bits of the condition code register
(CCR: IL1, 0). When interrupt level 3 is set, the CPU does not accept the interrupt request.
Table 3-4-1
shows the relationships between the interrupt level setting bits and the interrupt levels.
Table 3-4-1 Relationships between Interrupt Level Setting Bits and Interrupt Levels
L01 to LB1
L00 to LB0
Request interrupt level
Intensity
0
Higher
01
1
10
2
1
3
Lower
Remark:
During execution of the main program, the interrupt level bits of the condition code register
(CCR: IL1, 0) are normally 11B.
Check:
The ILR1, ILR2, ILR3 registers are write-only registers and cannot use the bit manipulation
instructions (SETB, CLRB).
Register
Address
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Initial value
ILR1
007CH
L31
L30
L21
L20
L11
L10
L01
L00
11111111B
W
WWWW
WWW
ILR2
007DH
L71
L70
L61
L60
L51
L50
L41
L40
11111111B
W
WWWW
WWW
ILR3
007EH
LB1
LB0
LA1
LA0
L91
L90
L81
L80
11111111B
W
WWWW
WWW
W: Write only
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PDF描述 |
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