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参数资料
| 型号： | ML60851DTB |
| 厂商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封装： | 10 X 10 MM, 0.80 MM PITCH, PLASTIC, TQFP-44 |
| 文件页数： | 46/84页 |
| 文件大小： | 394K |
| 代理商： | ML60851DTB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页当前第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页
FEDL60851D-01
1Semiconductor
ML60851D
49/83
TIMING DIAGRAM
READ Timing (1)
(Address Separate, ADSEL = 0)
Parameter
Symbol
Condition
Min.
Max.
Unit
Note
Address Setup Time (
RD)t
1 (RD)21
—
ns
5
Address Setup Time (
CS)t
1 (CS)10
—
ns
5
Address (
CS) Hold Time
t
2
0—
ns
2
Read Data Delay Time
t
3
Load 20 pF
—
25
ns
1
Read Data Hold Time
t
4
Load 20 pF
0
25
ns
Recovery Time
t
5
FIFO READ
63
—
ns
3
FIFO Access Time
t
6
FIFO READ
42
—
ns
4
Notes: 1. t
3 is defined depending upon CS or RD which becomes active last.
2. t
2 is defined depending upon CS or RD which becomes active first.
3. 3-clock time of oscillation clock (clock period: 21 ns). It is required for increment of FIFO.
4. 2-clock time of oscillation clock (clock period: 21 ns). It is required for increment of FIFO.
5. t
1 is required for reading FIFO. t1 is defined when either t1 (CS) or t1 (RD) is satisfied.
AD7:AD0
DATA OUT
t
1
t
2
t
6
t
3
t
5
t
4
RD
CS
A7:A0
相关PDF资料 |
PDF描述 |
|---|---|
| ML60852A | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
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参数描述 |
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