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参数资料
| 型号： | ML60851DTB |
| 厂商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封装： | 10 X 10 MM, 0.80 MM PITCH, PLASTIC, TQFP-44 |
| 文件页数： | 57/84页 |
| 文件大小： | 394K |
| 代理商： | ML60851DTB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页当前第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页
FEDL60851D-01
1Semiconductor
ML60851D
59/83
DMA Transfer Timing (7)
Memory to ML60851D (Demand Transfer, Single Address Mode)
Parameter
Symbol
Condition
Min.
Max.
Unit
Note
DREQ Disable Time
t
1
Load 20 pF
—
20
ns
FIFO Access Time
t
2
FIFO WRITE
42
—
ns
1
DACK Hold Time
t
3
0—
ns
Write Data Setup Time
t
4
30
—
ns
Write Data Hold Time
t
5
2—
ns
8-bit DMA
63
—
ns
2
Recovery Time
t
6
16-bit DMA
105
—
ns
3
Notes: 1. When in Single Address mode, A7:A0 and
CS are ignored.
t
2 is defined depending on DACK or WR which becomes active last.
2. 3-clock time of oscillation clock (clock period: 21 ns)
3. 5-clock time of oscillation clock (clock period: 21 ns)
(Note) The last Write to reach the byte size (maximum packet size) specified by the EP1 Payload
Register.
To terminate DMA transfer before reaching the maximum packet size, set EP1 Packet Ready by
writing “1” to the EP1 Endpoint Packet Ready bit.
DREQ
DACK
WR
t
2
t
6
t
1
t
3
Last Packet Write
(Note)
t
4
t
5
DIN
相关PDF资料 |
PDF描述 |
|---|---|
| ML60852A | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| ML63187-XXXGA | 4-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP128 |
| ML63193-XXXWA | 4-BIT, MROM, 2 MHz, MICROCONTROLLER, UUC128 |
| ML64168-XXX | 4-BIT, MROM, 0.7 MHz, MICROCONTROLLER, UUC80 |
| ML64P168-NGP | 4-BIT, OTPROM, 0.7 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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