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参数资料
| 型号： | MT47H64M8B6-3ELAT:D |
| 元件分类： | DRAM |
| 英文描述： | DDR DRAM, PBGA60 |
| 封装： | 10 X 10 MM, ROHS COMPLIANT, FBGA-60 |
| 文件页数： | 124/139页 |
| 文件大小： | 9398K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页当前第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页
CAS Latency (CL)
The CAS latency (CL) is defined by bits M4–M6, as shown in Figure 38 (page 81). CL is
the delay, in clock cycles, between the registration of a READ command and the availa-
bility of the first bit of output data. The CL can be set to 3, 4, 5, 6, or 7 clocks, depending
on the speed grade option being used.
DDR2 SDRAM does not support any half-clock latencies. Reserved states should not be
used as an unknown operation otherwise incompatibility with future versions may result.
DDR2 SDRAM also supports a feature called posted CAS additive latency (AL). This fea-
ture allows the READ command to be issued prior to tRCD (MIN) by delaying the
internal command to the DDR2 SDRAM by AL clocks. The AL feature is described in
further detail in Posted CAS Additive Latency (AL) (page 88).
Examples of CL = 3 and CL = 4 are shown in Figure 39 (page 85); both assume AL = 0. If
a READ command is registered at clock edge n, and the CL is m clocks, the data will be
available nominally coincident with clock edge n + m (this assumes AL = 0).
Figure 39: CL
DO
n + 3
DO
n + 2
DO
n + 1
CK
CK#
Command
DQ
DQS, DQS#
CL = 3 (AL = 0)
READ
T0
T1
T2
Don’t care
Transitioning data
NOP
DO
n
T3
T4
T5
NOP
T6
NOP
DO
n + 3
DO
n + 2
DO
n + 1
CK
CK#
Command
DQ
DQS, DQS#
CL = 4 (AL = 0)
READ
T0
T1
T2
NOP
DO
n
T3
T4
T5
NOP
T6
NOP
Notes: 1. BL = 4.
2. Posted CAS# additive latency (AL) = 0.
3. Shown with nominal tAC, tDQSCK, and tDQSQ.
512Mb: x4, x8, x16 DDR2 SDRAM
Mode Register (MR)
PDF: 09005aef82f1e6e2
Rev. N 1/09 EN
85
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PDF描述 |
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