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参数资料
| 型号： | MT47H64M8B6-3ELAT:D |
| 元件分类： | DRAM |
| 英文描述： | DDR DRAM, PBGA60 |
| 封装： | 10 X 10 MM, ROHS COMPLIANT, FBGA-60 |
| 文件页数： | 66/139页 |
| 文件大小： | 9398K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页当前第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页
Table 10: DDR2 Idd Specifications and Conditions
Notes: 1–7 apply to the entire table
Parameter/Condition
Symbol
Configuration
-25E/
-25
-3E/-3
-37E
-5E
Units
Operating one bank active-precharge
current: tCK = tCK (Idd), tRC = tRC (Idd),
tRAS = tRAS MIN (Idd); CKE is HIGH, CS# is
HIGH between valid commands; address bus
inputs are switching; Data bus inputs are
switching
Idd0
x4, x8
100
90
80
mA
x16
135
120
110
Operating one bank active-read-pre-
charge current: Iout = 0mA; BL = 4, CL = CL
(Idd), AL = 0; tCK = tCK (Idd), tRC = tRC (Idd),
tRAS = tRAS MIN (Idd), tRCD = tRCD (Idd);
CKE is HIGH, CS# is HIGH between valid com-
mands; address bus inputs are switching; Da-
ta pattern is same as Idd4W
Idd1
x4, x8
115
105
95
90
mA
x16
165
150
135
130
Precharge power-down current: All
banks idle; tCK = tCK (Idd); CKE is LOW; Oth-
er control and address bus inputs are stable;
Data bus inputs are floating
Idd2P
x4, x8, x16
7
mA
Precharge quiet standby current:All
banks idle; tCK = tCK (Idd); CKE is HIGH, CS#
is HIGH; Other control and address bus in-
puts are stable; Data bus inputs are floating
Idd2Q
x4, x8
50
45
40
35
mA
x16
65
55
45
40
Precharge standby current: All banks idle;
tCK = tCK (Idd); CKE is HIGH, CS# is HIGH; Oth-
er control and address bus inputs are switch-
ing; Data bus inputs are switching
Idd2N
x4, x8
55
50
45
40
mA
x16
70
60
50
45
Active power-down current: All banks
open; tCK = tCK (Idd); CKE is LOW; Other con-
trol and address bus inputs are stable; Data
bus inputs are floating
Idd3Pf
Fast PDN exit
MR12 = 0
40
35
30
25
mA
Idd3Ps
Slow PDN exit
MR12 = 1
12
Active standby current:All banks open;
tCK = tCK (Idd), tRAS = tRAS MAX (Idd), tRP =
tRP (Idd); CKE is HIGH, CS# is HIGH between
valid commands; Other control and address
bus inputs are switching; Data bus inputs are
switching
Idd3N
x4, x8
70
65
55
45
mA
x16
75
70
60
50
512Mb: x4, x8, x16 DDR2 SDRAM
Electrical Specifications – Idd Parameters
PDF: 09005aef82f1e6e2
Rev. N 1/09 EN
32
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