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参数资料
| 型号： | MT58L128V36P1B-4 |
| 元件分类： | SRAM |
| 英文描述： | 128K X 36 STANDARD SRAM, 2.3 ns, PBGA119 |
| 封装： | 14 X 22 MM, PLASTIC, MS-028BHA, BGA-119 |
| 文件页数： | 17/35页 |
| 文件大小： | 353K |
| 代理商： | MT58L128V36P1B-4 |
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4Mb: 256K x 18, 128K x 32/36 Pipelined, SCD SyncBurst SRAM
Micron Technology, Inc., reserves the right to change products or specifications without notice.
MT58L256L18P1_D.p65 – Rev. 10/01
2001, Micron Technology, Inc.
4Mb: 256K x 18, 128K x 32/36
PIPELINED, SCD SYNCBURST SRAM
Q
50
V = 1.5V
Z = 50
O
T
Figure 1
Q
351
317
5pF
+3.3V
Figure 2
LOAD DERATING CURVES
Micron 256K x 18, 128K x 32, and 128K x 36
SyncBurst SRAM timing is dependent upon the capaci-
tive loading on the outputs.
Consult the factory for copies of I/O current versus
voltage curves.
3.3V I/O AC TEST CONDITIONS
Input pulse levels ................. VIH = (VDD/2.2) + 1.5V
.................... VIL = (VDD/2.2) - 1.5V
Input rise and fall times ..................................... 1ns
Input timing reference levels ..................... VDD/2.2
Output reference levels ............................ VDDQ/2.2
Output load ............................. See Figures 1 and 2
Q
50
V = 1.25V
Z = 50
O
T
Figure 3
Q
225
225
5pF
+2.5V
Figure 4
2.5V I/O AC TEST CONDITIONS
Input pulse levels ............. VIH = (VDD/2.64) + 1.25V
................ VIL = (VDD/2.64) - 1.25V
Input rise and fall times ..................................... 1ns
Input timing reference levels ................... VDD/2.64
Output reference levels ............................... VDDQ/2
Output load ............................. See Figures 3 and 4
3.3V I/O Output Load Equivalents
2.5V I/O Output Load Equivalents
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PDF描述 |
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