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参数资料
| 型号： | ORSO42G5-3BMN484C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 105/153页 |
| 文件大小： | 0K |
| 描述： | IC TRANCEIVERS FPSC 680FPGAM |
| 产品变化通告： | Product Discontinuation 01/Aug/2011 |
| 标准包装： | 60 |
| 系列： | * |
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Lattice Semiconductor
ORCA ORSO42G5 and ORSO82G5 Data Sheet
55
If core FIFO cannot accept cells, cell_begin_ok will be low.
If core FIFO is empty then cell_begin_ok will be asserted every 4 clock cycles until cellvalid is asserted by user
to indicate valid cell data.
cellvalid: Clock-wide pulse asserted by user to indicate valid data. Asserted on the clock cycle following
cell_begin_ok.
Figure 41. ORSO42G5 and ORSO82G5 Transmit FPGA Interface OPC2 Cell Mode
When operating in the eight-link cell mode, the OPC8 block passes user cells from FPGA to embedded core.
Depending upon the congured CELL SIZE, cell transfers will take a variable number of SYSCLK156 cycles to be
transmitted across the interface. Data are always transferred across a 160-bit bus (20 octets per clock cycle).
Figure 42 shows ve clock cycles for a cell transfer this corresponds to a user cell size of 91 octets. The two control
signals in the gure are dened as:
sdo_bp_8: Backpressure signal from core instructing user to stop sending cell data. User should complete trans-
mitting the current cell and can send one more cell before deasserting cellvalid.
cellvalid: Is high throughout a cell transfer to indicate valid cell data
Figure 42. ORSO82G5 Transmit FPGA Interface OPC8 Cell Mode
SYSCLKx[1,2]
cell_begin_ok_x[1,2]
OPC2_x[1,2][39:0]
D
DDD
D
DD
D
DDDD
1 cycle
“n” clk cycles
Cell Size
Clk Cycles
(ocets)
75
79
83
91
16
20
OPC2_x[1,2]_cellvalid
SYSCLK156 8
SDO_BP_8
OPC8[159:0]
D
DDD
D
DD
D
DDDD
“n” clk cycles
Cell Size
Clk Cycles
(ocets)
75
79
83
91
4
5
OPC8_cellvalid
D
“n” clk cycles
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PDF描述 |
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