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参数资料
| 型号： | P89V51RB2BBC,557 |
| 厂商： | NXP Semiconductors |
| 文件页数： | 38/80页 |
| 文件大小： | 0K |
| 描述： | IC 80C51 MCU 1024 RAM 44TQFP |
| 产品培训模块： | Migrating from 8/16-Bit MCUs to 32-Bit ARMs |
| 标准包装： | 800 |
| 系列： | 89V |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 32 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 44-TQFP |
| 包装： | 托盘 |
| 配用： | 622-1017-ND - BOARD 44-ZIF PLCC SOCKET |
| 其它名称： | 935277723557 P89V51RB2BBC P89V51RB2BBC-ND |
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P89V51RB2_RC2_RD2_5
NXP B.V. 2009. All rights reserved.
Product data sheet
Rev. 05 — 12 November 2009
43 of 80
NXP Semiconductors
P89V51RB2/RC2/RD2
8-bit microcontrollers with 80C51 core
clock output and input for the master and slave modes, respectively. The SPI clock
generator will start following a write to the master devices SPI data register. The written
data is then shifted out of the MOSI pin on the master device into the MOSI pin of the
slave device. Following a complete transmission of one byte of data, the SPI clock
generator is stopped and the SPIF ag is set. An SPI interrupt request will be generated if
the SPI Interrupt Enable bit (SPIE) and the Serial Port Interrupt Enable bit (ES) are both
set.
An external master drives the Slave Select input pin, SS/P1[4], low to select the SPI
module as a slave. If SS/P1[4] has not been driven low, then the slave SPI unit is not
active and the MOSI/P1[5] port can also be used as an input port pin.
show the four possible combinations of these two bits.
Fig 17. SPI master-slave interconnection
002aaa528
8-BIT SHIFT REGISTER
MSB master LSB
SPI
CLOCK GENERATOR
MISO
MOSI
SPICLK
SS
8-BIT SHIFT REGISTER
MSB slave LSB
VSS
VDD
Table 28.
SPCR - SPI control register (address D5H) bit allocation
Bit addressable; Reset source(s): any reset; Reset value: 0000 0000B
Bit
7
6
5
4
3
2
1
0
Symbol
SPIE
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
Table 29.
SPCR - SPI control register (address D5H) bit description
Bit
Symbol
Description
7
SPIE
If both SPIE and ES are set to one, SPI interrupts are enabled.
6
SPE
SPI enable bit. When set enables SPI.
5
DORD
Data transmission order. 0 = MSB rst; 1 = LSB rst in data
transmission.
4
MSTR
Master/slave select. 1 = master mode, 0 = slave mode.
3
CPOL
Clock polarity. 1 = SPICLK is high when idle (active LOW),
0 = SPICLK is low when idle (active HIGH).
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参数描述 |
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