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参数资料
| 型号： | PEF22554HT |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封装： | GREEN, PLASTIC, LBGA-160 |
| 文件页数： | 255/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALCTM
PEF 22554 E
E1 Registers
Data Sheet
328
Rev. 1.2, 2006-01-26
Global Clock Mode Register 6
Note: Write operations to GCM5 and GCM6 initiate a PLL reset if the asynchronous interface is selected (IM(1:0)
= 0xB) and if the “flexible master clocking mode” is selected (GCM2.VFREQ_EN = 1B), see Chapter 4.3.2.
Flexible Clock Mode Settings
If “flexible master clock mode” is used (VFREQ_EN = 1B), the according register settings can be calculated as
follows (a windows-based program for automatic calculation is available, see Chapter 13.3. For some of the
standard frequencies see the table below.
1. The master clock MCLK must be in the following frequency range:
1.02 MHz
≤ f
MCLK ≤ 20 MHz
2. Generally the PLL of the master clocking unit includes an input divider with a dividing factor PLL_M +1 and a
feedback divider with a dividing factor 4 x (PLL_N +1). So it generates a clock
f
PLL of about
f
PLL = fMCLK x 4 x (PLL_N +1) / (PLL_M +1) .
3. The selection of PLL_N and PLL_M must be done in the following way:
The PLL frequency
f
PLL must be in the following range:
200 MHz
≤ f
PLL ≤ 300 MHz.
The combinations of the values PLL_M and PLL_M must fulfill the equations:
2 MHz
≤ f
MCLK / (PLL_M +1) ≤ 6 MHz , if PLL_N is in the range 25 to 63.
5 MHz
≤ f
MCLK / (PLL_M +1) ≤ 15 MHz , if PLL_N is in the range 1 to 24.
4. The selection of PHSN_E1 and PHSX_E1 must be done in such a manner that the frequency for the receiver
f
RX_E1 has nearly the value 16 x fDATA_E1 x (1 + 100 ppm) = 32.7713 MHz:
f
RX_E1 = fPLL / {PHSN_E1 + (PHSX_E1 / 6)}.
GCM2.PHSDEM, GCM2.PHSDIR, GCM2.PHSDS, PC5.PHDSX and PC5.PHDSR must be left to 0B
5. To bring the “characteristic E1 frequency”
f
outE1 exact to 16 x fDATA_E1 = 32.7680 MHz a correction value PHD_E1
is necessary:
PHD_E1 = round (12288 x { [PHSN_E1 + (PHSX_E1 / 6)] - [
f
pll / (16 x fDATA_E1)] }) .
Example:
f
MCLK = 2.048 MHz
GCM6_E
Offset
Reset Value
Global Clock Mode Register 6
0097H
00H
Field
Bits
Type
Description
PLL_N
4:0
rw
PLL Dividing Factor N
000001B 1
...........B
111111B 63
相关PDF资料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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