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参数资料
| 型号： | PEF22554HT |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封装： | GREEN, PLASTIC, LBGA-160 |
| 文件页数： | 343/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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Data Sheet
407
Rev. 1.2, 2006-01-26
QuadFALCTM
PEF 22554 E
E1 Registers
RDO2
3
rsc
Receive Data Overflow - HDLC Channel 2
This interrupt status indicates that the external micro controller did not
respond fast enough to an RPF2 or RME2 interrupt and that data in
RFIFO2 has been lost. Even when this interrupt status is generated, the
frame continues to be received when space in the RFIFO2 is available
again.
Note: Whereas the bit RSIS2.RDO2 in the frame status byte indicates
whether an overflow occurred when receiving the frame currently
accessed in the RFIFO2, the ISR4.RDO2 interrupt status is
generated as soon as an overflow occurs and does not necessarily
pertain to the frame currently accessed by the processor.
0B
no receive data overflow has been detected on HDLC channel 2.
1B
a receive data overflow has been detected on HDLC channel 2.
ALLS2
2
rsc
All Sent - HDLC Channel 2
This bit is set if the last bit of the current frame has been sent completely
and XFIFO2 is empty. This bit is valid in HDLC mode only.
0B
data transmission is in progress on HDLC channel 2.
1B
data transmission is idle on HDLC channel 2, XFIFO2 is empty.
XDU2
1
rsc
Transmit Data Underrun - HDLC Channel 2
Transmitted frame was terminated with an abort sequence because no
data was available for transmission in XFIFO2 and no XME2 was issued.
Note: Transmitter and XFIFO2 are reset and deactivated if this condition
occurs. They are reactivated not before this interrupt status register
has been read. Thus, XDU2 should not be masked via register
IMR4. Additionally, CMDR3.SRES2 must be set after XDU occurs
to reset the signaling transmitter.
0B
data transmission is in progress on HDLC channel 2.
1B
data transmission has been stopped due to data underrun on
HDLC channel 2.
RPF2
0
rsc
Receive Pool Full - HDLC Channel 2
32 bytes of a frame have arrived in the receive FIFO2. The frame is not
yet completely received.
0B
data reception is in progress on HDLC channel 2.
1B
data has been stored in RFIFO2 and can be read.
Field
Bits
Type
Description
相关PDF资料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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