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参数资料
| 型号： | PEF22554HT |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封装： | GREEN, PLASTIC, LBGA-160 |
| 文件页数： | 451/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALCTM
PEF 22554 E
T1/J1 Registers
Data Sheet
504
Rev. 1.2, 2006-01-26
RESX
3
rw
Rising Edge Synchronous Pulse Transmit
Depending on this bit all transmit system interface data are clocked
(outputs) or sampled (inputs) with the selected active edge. See
Chapter 5.6 and SIC4_T.
Only valid if CMR2.IXSC = 0B:
Note: CMR2.IXSC = 1B: value of RESX bit has no impact on the selected
edge of the system interface clock but value of RESR bit is used as
RESX. Example: If RESR = 0B, the rising edge of system interface
clock is the selected one for sampling data on XDI and vice versa.
Active edge of the transmit marker is also controlled by SIC4.SYPX.
0B
Clocked or sampled with the first falling edge of the selected
system interface clock.
1B
Clocked or sampled with the first rising edge of the selected system
interface clock.
RESR
2
rw
Rising Edge Synchronous Pulse Receive
Depending on this bit all receive system interface data are clocked
(outputs) or sampled (inputs) with the selected active edge. See
Note: If bit CMR2.IRSP is set, the behavior of signal RFM (if used) is
inverse (1B = falling edge, 0B = rising edge). Active edge of the
receive marker is also controlled by SIC4.SYPR.
0B
Clocked or sampled with the first falling edge of the selected
system interface clock.
1B
Clocked or sampled with the first rising edge of the selected system
interface clock.
TTRF
1
rw
TTR Register Function (Fractional T1/J1 Access)
Setting this bit the function of the TTR(4:1) registers are changed. A one
in each TTR register forces the XSIGM marker high for the corresponding
time slot and controls sampling of the time slots provided on pin XSIG.
XSIG is selected by PC(3:1).XPC(3:0).
DAF
0
rw
Disable Automatic Freeze
0B
Signaling is automatically frozen if one of the following alarms
occurred: Loss-Of-signal (FRS0.LOS), Loss-of-Frame- Alignment
(FRS0.LFA), or receive slips (ISR3.RSP/N).
1B
Automatic freezing of signaling data is disabled. Updating of the
signaling buffer is also done if one of the above described alarm
conditions is active. However, updating of the signaling buffer is
stopped if SIC2.FFS is set. Significant only if the serial signaling
access is enabled.
Field
Bits
Type
Description
相关PDF资料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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