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参数资料
| 型号： | PIC18LF96J65-I/PT |
| 厂商： | Microchip Technology |
| 文件页数： | 26/131页 |
| 文件大小： | 0K |
| 描述： | IC PIC MCU FLASH 48KX16 100TQFP |
| 标准包装： | 90 |
| 系列： | PIC® 18F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 41.667MHz |
| 连通性： | EBI/EMI，以太网，I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 70 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 3808 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2 V ~ 3.6 V |
| 数据转换器： | A/D 16x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 包装： | 托盘 |
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2011 Microchip Technology Inc.
DS39762F-page 121
PIC18F97J60 FAMILY
8.6.3
16-BIT BYTE SELECT MODE
Figure 8-3 shows an example of 16-Bit Byte Select
mode. This mode allows table write operations to
word-wide external memories with byte selection
capability. This generally includes both word-wide
Flash and SRAM devices.
During a TBLWT cycle, the TABLAT data is presented
on the upper and lower byte of the AD<15:0> bus. The
WRH signal is strobed for each write cycle; the WRL
pin is not used. The BA0 or UB/LB signals are used to
select the byte to be written based on the Least
Significant bit of the TBLPTR register.
Flash and SRAM devices use different control signal
combinations to implement Byte Select mode. JEDEC
standard Flash memories require that a controller I/O
port pin be connected to the memory’s BYTE/WORD
pin to provide the select signal. They also use the BA0
signal from the controller as a byte address. JEDEC
standard, static RAM memories, on the other hand, use
the UB or LB signals to select the byte.
FIGURE 8-3:
16-BIT BYTE SELECT MODE EXAMPLE
AD<7:0>
PIC18F97J60
AD<15:8>
ALE
373
A<20:1>
373
OE
WRH
A<19:16>(2)
BA0
JEDEC Word
A<x:1>
D<15:0>
A<20:1>
CE
D<15:0>
I/O
OE WR(1)
A0
BYTE/WORD
FLASH Memory
JEDEC Word
A<x:1>
D<15:0>
CE
D<15:0>
OE WR(1)
LB
UB
SRAM Memory
LB
UB
Address Bus
Data Bus
Control Lines
Note
1:
This signal only applies to table writes. See Section 7.1 “Table Reads and Table Writes”.
2:
The upper order address lines are used only for 20-bit address width.
3:
Demultiplexing is only required when multiple memory devices are accessed.
138(3)
CE
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