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参数资料
| 型号： | PIC18LF96J65-I/PT |
| 厂商： | Microchip Technology |
| 文件页数： | 69/131页 |
| 文件大小： | 0K |
| 描述： | IC PIC MCU FLASH 48KX16 100TQFP |
| 标准包装： | 90 |
| 系列： | PIC® 18F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 41.667MHz |
| 连通性： | EBI/EMI，以太网，I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 70 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 3808 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2 V ~ 3.6 V |
| 数据转换器： | A/D 16x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页当前第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页
PIC18F97J60 FAMILY
DS39762F-page 42
2011 Microchip Technology Inc.
NC
9
—
No connect.
VSS
15, 36, 40,
60, 65, 85
P
—
Ground reference for logic and I/O pins.
VDD
17, 37, 59,
62, 86
P
—
Positive supply for peripheral digital logic and I/O pins.
AVSS
31
P
—
Ground reference for analog modules.
AVDD
30
P
—
Positive supply for analog modules.
ENVREG
29
I
ST
Enable for on-chip voltage regulator.
VDDCORE/VCAP
VDDCORE
VCAP
16
P
—
Core logic power or external filter capacitor connection.
Positive supply for microcontroller core logic
(regulator disabled).
External filter capacitor connection (regulator enabled).
VSSPLL
82
P
—
Ground reference for Ethernet PHY PLL.
VDDPLL
81
P
—
Positive 3.3V supply for Ethernet PHY PLL.
VSSTX
79
P
—
Ground reference for Ethernet PHY transmit subsystem.
VDDTX
76
P
—
Positive 3.3V supply for Ethernet PHY transmit subsystem.
VSSRX
72
P
—
Ground reference for Ethernet PHY receive subsystem.
VDDRX
75
P
—
Positive 3.3V supply for Ethernet PHY receive subsystem.
RBIAS
80
I
Analog Bias current for Ethernet PHY. Must be tied to VSS via a resistor;
see Section 19.0 “Ethernet Module” for specification.
TPOUT+
78
O
—
Ethernet differential signal output.
TPOUT-
77
O
—
Ethernet differential signal output.
TPIN+
74
I
Analog Ethernet differential signal input.
TPIN-
73
I
Analog Ethernet differential signal input.
TABLE 1-6:
PIC18F96J60/96J65/97J60 PINOUT I/O DESCRIPTIONS (CONTINUED)
Pin Name
Pin Number
Pin
Type
Buffer
Type
Description
TQFP
Legend:
TTL = TTL compatible input
CMOS
= CMOS compatible input or output
ST
= Schmitt Trigger input with CMOS levels
Analog
= Analog input
I
= Input
O
= Output
P
= Power
OD
= Open-Drain (no P diode to VDD)
Note 1:
Alternate assignment for ECCP2/P2A when CCP2MX Configuration bit is cleared (Extended Microcontroller mode).
2:
Default assignment for ECCP2/P2A for all devices in all operating modes (CCP2MX Configuration bit is set).
3:
Default assignments for P1B/P1C/P3B/P3C (ECCPMX Configuration bit is set).
4:
Alternate assignment for ECCP2/P2A when CCP2MX Configuration bit is cleared (Microcontroller mode).
5:
Alternate assignments for P1B/P1C/P3B/P3C (ECCPMX Configuration bit is cleared).
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