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参数资料
| 型号： | S1C33E07B |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180 |
| 封装： | 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180 |
| 文件页数： | 104/1018页 |
| 文件大小： | 6970K |
| 代理商： | S1C33E07B |
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18页
II BUS MODULES: HIGH-SPEED DMA (HSDMA)
S1C33E07 TECHNICAL MANUAL
EPSON
II-1-29
II
HSDMA
0x301122–0x301152: HSDMA Ch.x Control Registers
Name
Address
Register name
Bit
Function
Setting
Init. R/W
Remarks
–
DUALMx
DxDIR
–
TCx_H7
TCx_H6
TCx_H5
TCx_H4
TCx_H3
TCx_H2
TCx_H1
TCx_H0
D15
D14
D13–8
D7
D6
D5
D4
D3
D2
D1
D0
Ch.x address mode selection
D) Invalid
S) Ch.x transfer direction control
reserved
Ch.x transfer counter[15:8]
(block transfer mode)
Ch.x transfer counter[23:16]
(single/successive transfer mode)
1 Dual addr
0 Single addr
1 Memory WR 0 Memory RD
0
–
0
–
0
R/W
–
R/W
–
R/W
0 when being read.
00301122
|
00301152
(HW)
HSDMA Ch.x
control register
Note:
D) Dual address
mode
S) Single
address
mode
Note: The letter ‘x’ in bit names, etc., denotes a channel number from 0 to 3.
0x301122 HSDMA Ch.0 Control Register
0x301132 HSDMA Ch.1 Control Register
0x301142 HSDMA Ch.2 Control Register
0x301152 HSDMA Ch.3 Control Register
D15
DUALMx: Ch.x Address Mode Select Bit
Select an address mode.
1 (R/W): Dual-address mode
0 (R/W): Single-address mode (default)
When 1 is written to DUALMx, the HSDMA channel enters dual-address mode that allows specifica-
tion of source and destination addresses. When 0 is written, the HSDMA channel enters single-address
mode for high-speed data transfer between the external memory and an I/O device.
D14
DxDIR: Ch.x Transfer Direction Control Bit
Control the direction of data transfer in single-address mode.
1 (R/W): Memory write
0 (R/W): Memory read (default)
Data transfer from an external I/O device to external memory (or an external/internal I/O) is performed
by writing 1 to DxDIR. Data transfer from external memory (or an external/internal I/O) to an external
I/O is performed by writing 0.
This bit is effective only in single-address mode.
D[13:8]
Reserved
D[7:0]
TCx_H[7:0]: Ch.x Transfer Counter Bits
Set the data transfer count. (Default: 0x00)
In block transfer mode, TCx_H[7:0] is bits[15:8] of the transfer counter. In single or successive transfer
mode, TCx_H[7:0] is bits[23:16] of the transfer counter.
This counter is decremented each time a DMA transfer in the corresponding channel is performed.
When the counter reaches 0, a cause of interrupt is generated. In single-address mode, the end-of-trans-
fer signal is output from the #DMAENDx pin at the same time. Even when the counter is 0, a DMA
request is accepted and the counter is decremented to 0xFFFF (or 0xFFFFFF).
Be sure to disable DMA transfers (HSx_EN (D0/0x30112C + 0x10x) = 0) before writing and reading
to and from the counter.
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