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参数资料
| 型号： | S1C33E07B |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180 |
| 封装： | 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180 |
| 文件页数： | 127/1018页 |
| 文件大小： | 6970K |
| 代理商： | S1C33E07B |
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18页
II BUS MODULES: INTELLIGENT DMA (IDMA)
II-2-4
EPSON
S1C33E07 TECHNICAL MANUAL
The contents of control information (4 words) in each channel are shown in the table below.
Table II.2.2.2.1 IDMA Control Information
Word
1st
2nd
3rd
4th
Bit
D31
D30–24
D23–18
D17–16
D15
D14–12
D11
D10–8
D7–6
D5–4
D3–1
D0
D31–12
D11–0
D31–0
Function
IDMA link enable 1 = Enabled, 0 = Disabled
IDMA link field
–
Data size control (Do not set to 11.)
DATSIZ1 DATSIZ0
Setting contents
1
0
Word (32 bits)
0
1
Half-word (16 bits)
0
Byte (8 bits)
–
Source address control (Do not set to others.)
SRINC2
SRINC1
SRINC0
Setting contents
1
0
Address decrement with initialization
(address is reset in successive or block transfer mode)
0
1
Address increment without initialization
(address is not reset)
0
1
0
Address increment with initialization
(address is reset in successive or block transfer mode)
0
1
Address decrement without initialization
(address is not reset)
0
Address fixed
–
Destination address control (Do not set to others.)
DSINC2
DSINC1
DSINC0
Setting contents
1
0
Address decrement with initialization
(address is reset in successive or block transfer mode)
0
1
Address increment without initialization
(address is not reset)
0
1
0
Address increment with initialization
(address is reset in successive or block transfer mode)
0
1
Address decrement without initialization
(address is not reset)
0
Address fixed
–
Transfer mode (Do not set to 11.)
DMOD1
DMOD0
Setting contents
1
0
Block transfer mode
0
1
Successive transfer mode
0
Single transfer mode
–
End-of-transfer interrupt enable 1 = Enabled, 0 = Disabled
Transfer counter (block transfer mode)
Transfer counter - 20 high-order bits (single or successive transfer mode)
Block size (block transfer mode)
Transfer counter - 12 low-order bits (single or successive transfer mode)
Source address
Destination address
Name
LNKEN
LNKCHN[6:0]
reserved
DATSIZ[1:0]
reserved
SRINC[2:0]
reserved
DSINC[2:0]
reserved
DMOD[1:0]
reserved
DINTEN
TC[19:0]
BLKLEN[11:0]
SRADR[31:0]
DSADR[31:0]
LNKEN: IDMA link enable (D31/1st word)
If this bit remains set (= 1), the IDMA channel that is set in the IDMA link field is invoked after the completion
of a DMA transfer in this channel. DMA transfers in multiple channels can be performed successively by
merely triggering the first channel to be executed. There is no limit to the number of channels linked. Set this
link in order of the IDMA channels you want to be executed.
If this bit is 0, IDMA is completed by merely executing a DMA transfer in this channel.
LNKCHN[6:0]: IDMA link field (D[30:24]/1st word)
If you want IDMA to be linked, set the channel numbers (0 to 127) to be executed next.
The data in this field is valid only when LNKEN = 1.
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