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参数资料
| 型号： | S1C33E07B |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180 |
| 封装： | 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180 |
| 文件页数： | 741/1018页 |
| 文件大小： | 6970K |
| 代理商： | S1C33E07B |
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18页
VIII PERIPHERAL MODULES 6 (LCD): LCD CONTROLLER (LCDC)
S1C33E07 TECHNICAL MANUAL
EPSON
VIII-1-35
VIII
LCDC
VIII.1.9 Details of Control Registers
Table VIII.1.9.1 List of LCDC Registers
Address
0x00301A00
0x00301A04
0x00301A10
0x00301A14
0x00301A18
0x00301A20
0x00301A24
0x00301A28
0x00301A2C
0x00301A30
0x00301A40
0x00301A44
0x00301A48
0x00301A4C
0x00301A60
0x00301A64
0x00301A70
0x00301A74
0x00301A80
0x00301A88
0x00301A8C
0x00301AA0
0x00301AA4
0x00301AA8
0x00301AAC
Function
Enables LCDC interrupts.
Controls power-save mode and indicates interrupt
status.
Sets horizontal total and display periods.
Sets vertical total and display periods.
Sets MOD rate.
Sets horizontal display period start position for
HR-TFT.
Sets vertical display period start position for
HR-TFT.
Sets FPLINE pulse for HR-TFT.
Sets FPFRAME pulse for HR-TFT.
Sets FPFRAME pulse offset for HR-TFT.
Controls HR-TFT signals.
Sets TFT_CTL1 pulse.
Sets TFT_CTL0 pulse.
Sets TFT_CTL2 signal.
Sets display mode and controls display.
Selects IRAM allocation.
Sets main window display start address.
Sets main window line address offset.
Sets sub-window display start address.
Sets sub-window start position.
Sets sub-window end position.
Look-up table data (entries 0 to 3)
Look-up table data (entries 4 to 7)
Look-up table data (entries 8 to 11)
Look-up table data (entries 12 to 15)
Register name
Frame Interrupt Register (pLCDC_INT)
Status and Power Save Configuration Register (pLCDC_PS)
Horizontal Display Register (pLCDC_HD)
Vertical Display Register (pLCDC_VD)
MOD Rate Register (pLCDC_MR)
Horizontal Display Start Position Register (pLCDC_HDPS)
Vertical Display Start Position Register (pLCDC_VDPS)
FPLINE Pulse Setup Register (pLCDC_L)
FPFRAME Pulse Setup Register (pLCDC_F)
FPFRAME Pulse Offset Register (pLCDC_FO)
HR-TFT Special Output Register (pLCDC_TSO)
TFT_CTL1 Pulse Register (pLCDC_TC1)
TFT_CTL0 Pulse Register (pLCDC_TC0)
TFT_CTL2 Register (pLCDC_TC2)
LCDC Display Mode Register (pLCDC_DMD)
IRAM Select Register (pLCDC_IRAM)
Main Window Display Start Address Register (pLCDC_MADD)
Main Window Line Address Offset Register (pLCDC_MLADD)
Sub-window Display Start Address Register (pLCDC_SADD)
Sub-window Start Position Register (pLCDC_SSP)
Sub-window End Position Register (pLCDC_SEP)
Look-up Table Data Register 0 (pLCDC_LUT_03)
Look-up Table Data Register 1 (pLCDC_LUT_47)
Look-up Table Data Register 2 (pLCDC_LUT_8B)
Look-up Table Data Register 3 (pLCDC_LUT_CF)
Size
32
The following describes each LCDC control register.
The LCDC control registers are mapped in the 32-bit device area from 0x301A00 to 0x301AAC, and can be ac-
cessed only in units of words.
Note: When setting the LCDC control registers, be sure to write a 0, and not a 1, for all “reserved bits.”
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PDF描述 |
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