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参数资料
| 型号： | S1C33E07B |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180 |
| 封装： | 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180 |
| 文件页数： | 467/1018页 |
| 文件大小： | 6970K |
| 代理商： | S1C33E07B |
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V PERIPHERAL MODULES 3 (INTERFACE): GENERAL-PURPOSE SERIAL INTERFACE (EFSIO)
S1C33E07 TECHNICAL MANUAL
EPSON
V-1-1
V
EFSIO
V.1 General-Purpose Serial Interface (EFSIO)
V.1.1 Configuration of Serial Interfaces
V.1.1.1 Features of Serial Interfaces
The S1C33E07 contains three channels (Ch.0, Ch.1 and Ch.2) of serial interfaces, the features of which are de-
scribed below.
A clock-synchronized, asynchronous, or ISO7816 mode can be selected for the transfer method.
Clock-synchronized mode (Ch.0, Ch.1 and Ch.2)
Data length: 8 bits, fixed (No start, stop, and parity bits)
Receive error: An overrun error can been detected.
Asynchronous mode (Ch.0, Ch.1 and Ch.2)
Data length: 7 or 8 bits, selectable
Receive error: Overrun, framing, or parity errors can been detected.
Start bit:
1 bit, fixed
Stop bit:
1 or 2 bits, selectable
Parity bit:
Even, odd, or none, selectable
Since the transmit and receive units are independent, full-duplex communication is possible.
Supports IrDA interface
Internal clock or external clock is selectable.
ISO7816 mode (Ch.1)
Data length: 8 bits, fixed (start, stop, and parity bits are not included)
Receive error: Overrun, framing, or parity errors can been detected.
Start bit:
1 bit, fixed
Stop bit:
2 bits (T = 0) or 1 bit (T = 1)
Parity bit:
Even, fixed
Half-duplex communication using one data signal line
Transmit time guard function for low-speed serial device
Baud-rate setting: Any desired baud rate can be set by selecting the baud-rate timer, or using external clock in-
put (asynchronous mode only). Up to 8 Mbps transfer in clock-synchronized mode or up to
1 Mbps transfer in asynchronous mode are possible.
4-byte receive buffer (FIFO) and 2-byte transmit buffer (FIFO) are built in, allowing for successive receive and
transmit operations.
Data transfers using IDMA or HSDMA are possible.
Three types of interrupts (transmit buffer empty, receive buffer full, and receive error) can be generated.
Figure V.1.1.1.1 shows the configuration of the serial interface (one channel).
EFSIO
#SCLKx
Receive
control circuit
Receive data
buffer
(4-byte FIFO)
Interrupt
control circuit
Baud-rate
timer
#SRDYx
SINx
Transmit
control circuit
Transmit data
buffer
(2-byte FIFO)
SOUTx
Clock
control circuit
CMU
SAPB bus I/F
ITC
SRAMC
Figure V.1.1.1.1 Configuration of Serial Interface
Note: Ch.0 to Ch.2 have the same configuration and the same function (except for ISO7816 mode in Ch.1).
The signal and control bit names are suffixed by a 0, 1, or 2 to indicate the channel number, enabling
discrimination between channels 0 to 2. In this manual, however, channel numbers 0 to 2 are replaced
with ‘x’ unless discrimination is necessary, because explanations are common to all three channels.
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