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参数资料
| 型号： | SPAKXC16Z1VFV20 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | PLASTIC, SMT-144 |
| 文件页数： | 144/200页 |
| 文件大小： | 1383K |
| 代理商： | SPAKXC16Z1VFV20 |
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MOTOROLA
MC68HC16Z1
48
MC68HC16Z1TS/D
3.3.1 Bus Monitor
The internal bus monitor checks for excessively long response times during normal bus cycles
(DSACKx) and during IACK cycles (AVEC). The monitor asserts BERR if response time is excessive.
DSACKx and AVEC response times are measured in clock cycles. The maximum allowable response
time can be selected by setting the BMT field.
The monitor does not check DSACKx response on the external bus unless the CPU16 initiates the bus
cycle. The BME bit in the SYPCR enables the internal bus monitor for internal to external bus cycles. If
a system contains external bus masters, an external bus monitor must be implemented and the internal
to external bus monitor option must be disabled.
3.3.2 Halt Monitor
The halt monitor responds to an assertion of HALT on the internal bus. A flag in the reset status register
(RSR) indicates that the last reset was caused by the halt monitor. The halt monitor reset can be inhib-
ited by the HME bit in the SYPCR.
3.3.3 Spurious Interrupt Monitor
The spurious interrupt monitor issues BERR if no interrupt arbitration occurs during IACK cycle.
3.3.4 Software Watchdog
Register shown with read value
The software watchdog is controlled by SWE in SYPCR. Once enabled, the watchdog requires that a
service sequence be written to SWSR on a periodic basis. If servicing does not take place, the watchdog
times out and issues a reset. This register can be written at any time, but returns zeros when read.
Perform a software watchdog service sequence as follows:
Write $55 to SWSR.
Write $AA to SWSR.
Both writes must occur before time-out in the order listed, but any number of instructions can be exe-
cuted between the two writes.
Watchdog clock rate is affected by SWP and SWT in SYPCR. When SWT[1:0] are modified, a watchdog
service sequence must be performed before the new time-out period takes effect.
The reset value of SWP is affected by the state of the MODCLK pin on the rising edge of reset, as shown
in the following table.
Software watchdog time-out period is given in the following equation:
Time-out Period = Divide Count/EXTAL Frequency
SWSR — Software Service Register
$YFFA27
7
6
5
4
3
2
1
0
RESET:
0
MODCLK
SWP
01
10
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| SPAKXC301PW100D | 制造商:Motorola Inc 功能描述: |
| SPAKXC309AG100A | 功能描述:数字信号处理器和控制器 - DSP, DSC 24 BIT DSP PBFREE RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| SPAKXC309GC100A | 制造商:Motorola 功能描述:MOTOROLA |
| SPAKXC309VF100A | 功能描述:IC DSP 24BIT 100MHZ 196-MAPBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:DSP563xx 标准包装:40 系列:TMS320DM64x, DaVinci™ 类型:定点 接口:I²C，McASP，McBSP 时钟速率:400MHz 非易失内存:外部 芯片上RAM:160kB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:0°C ~ 90°C 安装类型:表面贴装 封装/外壳:548-BBGA，FCBGA 供应商设备封装:548-FCBGA（27x27） 包装:托盘 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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