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参数资料
| 型号： | SPAKXC16Z1VFV20 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | PLASTIC, SMT-144 |
| 文件页数： | 160/200页 |
| 文件大小： | 1383K |
| 代理商： | SPAKXC16Z1VFV20 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页当前第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页
MOTOROLA
MC68HC16Z1
62
MC68HC16Z1TS/D
IPL — Interrupt Priority Level
If the space field is set for CPU space (00), chip-select logic can be used for interrupt acknowledge.
During an IACK cycle, the priority level on address lines ADDR[3:1] is compared to the value in the IPL
field. If the values are the same, a chip select can be asserted, provided that other option register con-
ditions are met. The following table shows IPL field encoding.
This field only affects the response of chip selects and does not affect interrupt recognition by the CPU.
Any level means that chip select is asserted regardless of the level of the IACK cycle.
AVEC — Autovector Enable
1 = Autovector enabled
0 = External interrupt vector enabled
This field selects one of two methods of acquiring an interrupt vector during the IACK cycle. It is not
usually used in conjunction with a chip-select pin. If the chip select is configured to trigger on an IACK
cycle (SPACE = 00) and the AVEC field is set to one, the chip select automatically generates an AVEC
in response to the IACK cycle. Otherwise, the vector must be supplied by the requesting device.
The AVEC bit must not be used in synchronous mode, as autovector response timing can vary because
of ECLK synchronization.
The data register controls the state of pins programmed as discrete outputs. When a pin is assigned as
a discrete output, the value in this register appears at the output. PC[6:0] correspond to CS[9:3]. This
is a read/write register. Bit 7 is not used. Writing to this bit has no effect; it always reads zero.
3.5.14 General-Purpose Input/Output
SIM pins can be configured as two general-purpose I/O ports, E and F. The following paragraphs de-
scribe registers that control the ports.
A write to the port E data register is stored in the internal data latch and, if any port E pin is congured
as an output, the value stored for that bit is driven on the pin. A read of the port E data register (PORTE)
returns the value at the pin only if the pin is congured as a discrete input. Otherwise, the value read is
IPL
Description
000
Any Level
001
IPL1
010
IPL2
011
IPL3
100
IPL4
101
IPL5
110
IPL6
111
IPL7
PORTC — Port C Data Register
$YFFA41
7
6
5
4
3
2
1
0
PC6
PC5
PC4
PC3
PC2
PC1
PC0
RESET:
0
1
PORTE — Port E Data Register
$YFFA11, $YFFA13
7
6
5
4
3
2
1
0
PE7
PE6
PE5
PE4
PE3
PE2
PE1
PE0
RESET:
U
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PDF描述 |
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