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参数资料
| 型号： | SPAKXC16Z1VFV20 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | PLASTIC, SMT-144 |
| 文件页数： | 26/200页 |
| 文件大小： | 1383K |
| 代理商： | SPAKXC16Z1VFV20 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页当前第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页
MC68HC16Z1
MOTOROLA
MC68HC16Z1TS/D
121
NOTES:
1. All AC timing is shown with respect to 20% VDD and 70% VDD levels unless otherwise noted.
NOTES:
1. All AC timing is shown with respect to 20% VDD and 70% VDD levels unless otherwise noted.
2. When previous bus cycle is not an ECLK cycle, the address may be valid before ECLK goes low.
3. Address access time = tEcyc – tEAD – tEDSR
4. Chip select access time = tEcyc – tECSD – tEDSR
Table 26 Background Debugging Mode Timing
(VDD = 5.0 Vdc ± 10%, VSS = 0 Vdc, TA = TL to TH)
Num
Characteristic
Symbol
Min
Max
Unit
B0
DSI Input Setup Time
tDSISU
15
—
ns
B1
DSI Input Hold Time
tDSIH
10
—
ns
B2
DSCLK Setup Time
tDSCSU
15
—
ns
B3
DSCLK Hold Time
tDSCH
10
—
ns
B4
DSO Delay Time
tDSOD
—25
ns
B5
DSCLK Cycle Time
tDSCCYC
2
—
tcyc
B6
CLKOUT High to FREEZE Asserted/Negated
tFRZAN
—50
ns
B7
CLKOUT High to IPIPE1 High Impedance
tIFZ
—50
ns
B8
CLKOUT High to IPIPE1 Valid
tIF
—50
ns
B9
DSCLK Low Time
tDSCLO
1—
tcyc
Table 27 ECLK Bus Timing
(VDD = 5.0 Vdc ± 10%, VSS = 0 Vdc, TA = TL to TH)
Num
Characteristic
Symbol
Min
Max
Unit
E12
ECLK Low to Address Valid
tEAD
—60
ns
E2
ECLK Low to Address Hold
tEAH
10
—
ns
E3
ECLK Low to CS Valid (CS delay)
tECSD
—
150
ns
E4
ECLK Low to CS Hold
tECSH
15
—
ns
E5
CS Negated Width
tECSN
30
—
ns
E6
Read Data Setup Time
tEDSR
30
—
ns
E7
Read Data Hold Time
tEDHR
15
—
ns
E8
ECLK Low to Data High Impedance
tEDHZ
—60
ns
E9
CS Negated to Data Hold (Read)
tECDH
0—
ns
E10
CS Negated to Data High Impedance
tECDZ
—1
tcyc
E11
ECLK Low to Data Valid (Write)
tEDDW
—2
tcyc
E12
ECLK Low to Data Hold (Write)
tEDHW
5—
ns
E13
CS Negated to Data Hold (Write)
tECHW
0—
ns
E143
Address Access Time (Read)
tEACC
386
—
ns
E154
Chip Select Access Time (Read)
tEACS
296
—
ns
E16
Address Setup Time
tEAS
—
1/2
tcyc
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PDF描述 |
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