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参数资料
| 型号： | ST72774S9T1/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP44 |
| 封装： | TQFP-44 |
| 文件页数： | 43/144页 |
| 文件大小： | 1280K |
| 代理商： | ST72774S9T1/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
ST72774/ST727754/ST72734
137/144
AC/DC ELECTRICAL CHARACTERISTICS (Cont’d)
1)The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge the undefined
region of the falling edge of SCL
2)The maximum hold time of the START condition has only to be met if the interface does not stretch the low period of
SCL signal
Cb = total capacitance of one bus line in pF
I2C/DDC-Bus Electrical specifications
Parameter
Symbol
Unit
Standard mode I2C
Fast mode I2C
MinMax
Hysteresis of Schmitt trigger inputs
Fixed input levels
VDD-related input levels
VHYS
Vna
na
0.2
0,05 VDD
Pulse width of spikes which must be sup-
pressed by the input filter
TSP
ns
na
0 ns
50 ns
Output fall time from VIH min to VIL max with
a bus capacitance from 10 pF to 400 pF
with up to 3 mA sink current at VOL1
with up to 6 mA sink current at VOL2
TOF
ns
na
250
na
20+0.1C
b
20+0.1C
b
250
Input current each I/O pin with an input voltage
between 0.4V and 0.9 VDD max
I
A
- 10
10
-10
10
Capacitance for each I/O pin
C
pF
10
na = not applicable
Cb = capacitance of one bus in pF
I2C/DDC-Bus Timings
Parameter
Standard I2C
Fast I2C
Symbol
Unit
Min
Max
Min
Max
Bus free time between a STOP and START con-
dition
4.7
1.3
TBUF
ms
Hold time START condition. After this period,
the first clock pulse is generated
4.0
0.6
THD:STA
s
LOW period of the SCL clock
4.7
1.3
TLOW
s
HIGH period of the SCL clock
4.0
0.6
THIGH
s
Set-up time for a repeated START condition
4.7
0.6
TSU:STA
s
Data hold time
0 (1)
0.9(2)
THD:DAT
ns
Data set-up time
250
100
TSU:DAT
ns
Rise time of both SDA and SCL signals
1000
20+0.1Cb
300
TR
ns
Fall time of both SDA and SCL signals
300
20+0.1Cb
300
TF
ns
Set-up time for STOP condition
4.0
0.6
TSU:STO
ns
Capacitive load for each bus line
400
Cb
pF
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