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参数资料
| 型号： | SYM53C180I2 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA192 |
| 封装： | 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-192 |
| 文件页数： | 17/78页 |
| 文件大小： | 1073K |
| 代理商： | SYM53C180I2 |
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2-6
Functional Descriptions
2.1.7 SCSI Signal Descriptions
For a description of a specic signal, see Section 3.1, “Signal
Descriptions,” in Chapter 3. For signal electrical characteristics, see
Section 3.2, “Electrical Characteristics.” For SCSI bus signal timing, see
SYM53C180 signal grouping. A description of the signal groups follows.
Figure 2.2
SYM53C180 Signal Grouping
2.1.7.1 Data and Parity (SD and SDP)
The signals named A_SD[15:0] and A_SDP[1:0] are the data and parity
signals from the A Side, and B_SD[15:0] and B_SDP[1:0] are the data
and parity signals from the B Side of the SYM53C180. These signals are
sent and received from the SYM53C180 by using SCSI compatible
drivers and receiver logic designed into the SYM53C180 interfaces. This
logic provides the multimode LVD and SE interfaces in the chip. This
A_SSEL+
A_SSEL-
A_SBSY+
A_SBSY-
A_SRST+
A_SRST-
A_SREQ+
A_SREQ-
A_SACK+
A_SACK-
A_SMSG+
A_SMSG-
A_SCD+
A_SCD-
A_SIO+
A_SIO-
A_SATN+
A_SATN-
A_SDP[1:0]+
A_SDP[1:0]-
A_SD[15:0]+
A_SD[15:0]-
A_DIFFSENS
RESET/
WS_ENABLE
XFER_ACTIVE
CLOCK
B_SSEL+
B_SSEL-
B_SBSY+
B_SBSY-
B_SRST+
B_SRST-
B_SREQ+
B_SREQ-
B_SACK+
B_SACK-
B_SMSG+
B_SMSG-
B_SCD+
B_SCD-
B_SIO+
B_SIO-
B_SATN+
B_SATN-
B_SDP[1:0]+
B_SDP[1:0]-
B_SD[15:0]+
B_SD[15:0]-
B_DIFFSENS
BSY_LED
A Side
LVD or SE
SCSI Interface
B Side
LVD or SE
SCSI Interface
Control Signals
SYM53C180
A_RBIAS
B_RBIAS
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