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参数资料
型号： TMS320DM365ZCE30
厂商： Texas Instruments
文件页数： 169/210页
文件大小： 0K
描述： IC DIGITAL MEDIA SOC 338NFBGA
标准包装： 160
系列： TMS320DM3x, DaVinci™
类型： 数字媒体片内系统（DMSoC）
接口： EBI/EMI，以太网，I²C，McBSP，SPI，UART，USB
时钟速率： 300MHz
非易失内存： ROM（16 kB）
芯片上RAM： 56kB
电压 - 输入/输出： 1.8V，3.3V
电压 - 核心： 1.35V
工作温度： 0°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 338-LFBGA
供应商设备封装： 338-NFBGA（13x13）
包装： 托盘
其它名称： 296-27979
TMS320DM365ZCE30-ND
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TMS320DM365
www.ti.com
SPRS457E
– MARCH 2009 – REVISED JUNE 2011
Table 3-7. 36-MHz Input Crystal Example(1)(2)(3)
PLL1
PLL2
ARM
DDR
MJCP
HDVICP
Voice Codec
(4)
Video Encoder
PLL Output
(2M/(N+1))
PLL Output
(2M/(N+1))
27MHz
74.25MHz
(5)(MHz)
(MHz)
345
230/24
432
12/1
216
172.5
-
1/16
-
432
12/1
270
30/4
270
216
1/66 (15.98kHz)
1/10
-
486
54/4
594
66/4
297
243
-
1/22
1/8
540
580/29
594
660/30
297
270
1/145 (16.002
1/22
1/8
kHz)
(1)
M = PLL controller multiplier. N = PLL controller divider.
(2)
All shaded frequencies derive from the PLL2 controller.
(3)
PLLC1SYSCLK4 (Configuration bus clock, peripheral system interfaces, EDMA) should be half of the PLLC1SYSCLK3 (MJCP and
HDVICP bus interface clock).
(4)
The Voice Codec divider value is the combination of the PLL controller 2 SYSCLK4 and Peripheral Clock Control Register PLLDIV2 bit
setting divider.
(5)
PLL Output is calculated by = Oscillator Input * (2M/(N+1)).
Table 3-8. 19.2-MHz Input Crystal Example(1)(2)(3)
PLL1
PLL2
ARM
DDR
MJCP
HDVICP
Voice Codec
(4)
Video Encoder
PLL Output
(5)
(2M/(N+1))
PLL Output
(2M/(N+1))
27MHz
74.25MHz
(MHz)
344.064
448/25
430.8
112/5
215.04
172.032
1/105
-
344.064
448/25
432
90/4
216
172.032
-
1/16
-
432
90/4
540
450/16
270
216
1/132 (15.98
1/20
-
KHz)
486
810/32
594
990/32
297
243
1/145
1/22
1/8
(16.002KHz)
540
450/16
594
990/32
297
270
1/145 (16.002
1/22
1/8
KHz)
540
450/16
593.92
464/15
296.96
270
1/145
1/20
-
(1)
M = PLL controller multiplier. N = PLL controller divider.
(2)
All shaded frequencies derive from the PLL2 controller.
(3)
PLLC1SYSCLK4 (Configuration bus clock, peripheral system interfaces, EDMA) should be half of the PLLC1SYSCLK3 (MJCP and
HDVICP bus interface clock).
(4)
The Voice Codec divider value is the combination of the PLL controller 2 SYSCLK4 and Peripheral Clock Control Register PLLDIV2 bit
setting divider.
(5)
PLL Output is calculated by = Oscillator Input * (2M/(N+1)).
Table 3-9. 27-MHz Input Crystal Example(1)(2)(3)
PLL1
PLL2
ARM
DDR
MJCP
HDVICP
Voice Codec
USB
Video Encoder
(4)
PLL Output
(5)
(2M/(N+1))
PLL Output
(2M/(N+1))
27 MHz
74.25 MHz
(MHz)
345.6
64/5
216
8/1
216
172.8
-
1/18 (24 MHz)
1/8
-
432
16/1
270
10/1
270
216
1/66 (15.98
1/18 (24MHz)
1/10
-
kHz)
432
16/1
519.75
154/8
259.875
216
1/127
1/18 (24MHz)
1/16
1/7
(15.98kHz)
492
164/9
594
22/1
297
246
1/145 (16.002 1/41 (12MHz)
1/22
1/8
kHz)
540
20/1
594
44/2
297
270
1/145 (16.002 1/45 (12MHz)
1/22
1/8
kHz)
(1)
M = PLL controller multiplier. N = PLL controller divider.
(2)
All shaded frequencies derive from the PLL2 controller.
(3)
PLLC1SYSCLK4 (Configuration bus clock, peripheral system interfaces, EDMA) should be half of the PLLC1SYSCLK3 (MJCP and
HDVICP bus interface clock).
(4)
The Voice Codec divider value is the combination of the PLL controller 2 SYSCLK4 and Peripheral Clock Control Register PLLDIV2 bit
setting divider.
(5)
PLL Output is calculated by = Oscillator Input * (2M/(N+1)).
Copyright
2009–2011, Texas Instruments Incorporated
Device Configurations
61
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