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参数资料
型号： TMS320DM365ZCE30
厂商： Texas Instruments
文件页数： 50/210页
文件大小： 0K
描述： IC DIGITAL MEDIA SOC 338NFBGA
标准包装： 160
系列： TMS320DM3x, DaVinci™
类型： 数字媒体片内系统（DMSoC）
接口： EBI/EMI，以太网，I²C，McBSP，SPI，UART，USB
时钟速率： 300MHz
非易失内存： ROM（16 kB）
芯片上RAM： 56kB
电压 - 输入/输出： 1.8V，3.3V
电压 - 核心： 1.35V
工作温度： 0°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 338-LFBGA
供应商设备封装： 338-NFBGA（13x13）
包装： 托盘
其它名称： 296-27979
TMS320DM365ZCE30-ND
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TMS320DM365
www.ti.com
SPRS457E
– MARCH 2009 – REVISED JUNE 2011
Table 6-51. Video Encoder (VENC) Registers (continued)
Offset
Acronym
Register Description
E8h
ETMG1
CVBS Timing Control 1
ECh
ETMG2
CVBS Timing Control 2
F0h
ETMG3
CVBS Timing Control 3
F4h
DACSEL
DAC Output Select
100h
ARGBX0
Analog RGB Matrix 0
104h
ARGBX1
Analog RGB Matrix 1
108h
ARGBX2
Analog RGB Matrix 2
10Ch
ARGBX3
Analog RGB Matrix 3
110h
ARGBX4
Analog RGB Matrix 4
114h
DRGBX0
Digital RGB Matrix 0
118h
DRGBX1
Digital RGB Matrix 1
11Ch
DRGBX2
Digital RGB Matrix 2
120h
DRGBX3
Digital RGB Matrix 3
124h
DRGBX4
Digital RGB Matrix 4
128h
VSTARTA
Vertical Data Valid Start Position For Even Field
12Ch
OSDCLK0
OSD Clock Control 0
130h
OSDCLK1
OSD Clock Control 1
134h
HVLDCL0
Horizontal Valid Culling Control 0
138h
HVLDCL1
Horizontal Valid Culling Control 1
13Ch
OSDHADV
OSD Horizontal Sync Advance
140h
CLKCTL
Clock Control
144h
GAMCTL
Enable Gamma Correction
148h
VVALIDA
Vertical Data Valid Area For Even Field
14Ch
BATR0
Video Attribute 0 For Type B Packet
150h
BATR1
Video Attribute 1 For Type B Packet
154h
BATR2
Video Attribute 2 For Type B Packet
158h
BATR3
Video Attribute 3 For Type B Packet
15Ch
BATR4
Video Attribute 4 For Type B Packet
160h
BATR5
Video Attribute 5 For Type B Packet
164h
BATR6
Video Attribute 6 For Type B Packet
168h
BATR7
Video Attribute 7 For Type B Packet
16Ch
BATR8
Video Attribute 8 For Type B Packet
170h
DACAMP
Gain and Offset
6.12.2.3 VPBE Electrical Data/Timing
Table 6-52. Timing Requirements for VPBE CLK Inputs (see Figure 6-35)
DEVICE
NO.
UNIT
MIN
MAX
1
tc(PCLK)
Cycle time, PCLK(1)
13.33
160
ns
2
tw(PCLKH)
Pulse duration, PCLK high
5.7
ns
3
tw(PCLKL)
Pulse duration, PCLK low
5.7
ns
4
tt(PCLK)
Transition time, PCLK
3
ns
5
tc(EXTCLK)
Cycle time, EXTCLK
13.33
160
ns
6
tw(EXTCLKH)
Pulse duration, EXTCLK high
5.7
ns
7
tw(EXTCLKL)
Pulse duration, EXTCLK low
5.7
ns
(1)
For timing specifications relating to PCLK see Table 6-45, Timing Requirements for VPFE PCLK Master/Slave Mode.
Copyright
2009–2011, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
143
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